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2、第四級,第五級,2021/2/22,,*,單擊此處編輯母版標題樣式,單擊此處編輯母版文本樣式,第二級,第三級,第四級,第五級,2021/2/22,,*,單擊此處編輯母版標題樣式,單擊此處編輯母版文本樣式,第二級,第三級,第四級,第五級,2021/2/22,,*,單擊此處編輯母版標題樣式,單擊此處編輯母版文本樣式,第二級,第三級,第四級,第五級,2021/2/22,,*,單擊此處編輯母版標題樣式,單擊此處編輯母版文本樣式,第二級,第三級,第四級,第五級,2021/2/22,,*,單擊此處編輯母版標題樣式,單擊此處編輯母版文本樣式,第二級,第三級,第四級,第五級,2021/2/22,,*,單擊此處
3、編輯母版標題樣式,單擊此處編輯母版文本樣式,第二級,第三級,第四級,第五級,2021/2/22,,*,單擊此處編輯母版標題樣式,單擊此處編輯母版文本樣式,第二級,第三級,第四級,第五級,,,*,單擊此處編輯母版標題樣式,單擊此處編輯母版文本樣式,第二級,第三級,第四級,第五級,,,*,單擊此處編輯母版標題樣式,單擊此處編輯母版文本樣式,第二級,第三級,第四級,第五級,,,*,單擊此處編輯母版標題樣式,單擊此處編輯母版文本樣式,第二級,第三級,第四級,第五級,,,*,第5章存儲器與可編程邏輯器件,,第,5,章存儲器與可編程邏輯器件第,5,章存儲器與可編程邏輯器件,ROM,的分類掩膜,ROM,：不
4、能改寫。,PROM,：只能改寫一次。,EPROM,：可以改寫多次。存儲器的分類,RAM,：在工作時既能從中讀出（取出）信息，又能隨時寫入（存入）信息，但斷電后所存信息消失。,ROM,：在工作時只能從中讀出信息，不能寫入信息，且斷電后其所存信息在仍能保持。第,5,章 存儲器與可編程邏輯器件,2,1,2021/2/22,第5章存儲器與可編程邏輯器件第5章存儲器與可編程邏輯器件第5,ROM,的分類,掩膜,ROM,：不能改寫。,PROM,：只能改寫一次。,EPROM,：可以改寫多次。,存儲器的分類,RAM,：在工作時既能從中讀出（取出）信息，又能隨時寫入（存入）信息，但斷電后所存信息消失。,ROM,：
5、在工作時只能從中讀出信息，不能寫入信息，且斷電后其所存信息在仍能保持。,第,5,章 存儲器與可編程邏輯器件,2,2021/2/22,ROM的分類掩膜ROM：不能改寫。PROM：只能改寫一次。E,5.1,只讀存儲器（,ROM,）,5.1.1 ROM,的結(jié)構(gòu)及工作原理,5.1.2 ROM,的應(yīng)用,5.1.3 ROM,容量擴展,3,2021/2/22,5.1 只讀存儲器（ROM）5.1.1 ROM的結(jié)構(gòu),5.1.1 ROM,的結(jié)構(gòu)及工作原理,1,、,ROM,的結(jié)構(gòu),存儲容量＝字線數(shù),×,位線數(shù)＝,2,n,×b,（位）,,存儲單元地址,,,4,2021/2/22,5.1.1
6、 ROM的結(jié)構(gòu)及工作原理1、ROM的結(jié)構(gòu)存儲容,2,、,ROM,的工作原理,4×4,位,ROM,地址譯碼器,存儲體,5,2021/2/22,2、ROM的工作原理4×4位ROM地址譯碼器存儲體52021,存儲內(nèi)容,6,2021/2/22,存儲內(nèi)容62021/2/22,A,1,=0A,0,=0,W,0,=1,W,1,=0,W,2,=0,W,3,=0,D,3,=1,D,1,=1,D,0,=1,D,2,=0,,7,2021/2/22,A1=0A0=0W0=1W1=0W2=0W3=0D3=1D1,A,1,=0A,0,=1,W,0,=0,W,1,=1,W,2,=0,W,3,=0,D,3,=0,D,1,=0
7、,D,0,=1,D,2,=1,,8,2021/2/22,A1=0A0=1W0=0W1=1W2=0W3=0D3=0D1,A,1,=1A,0,=0,W,0,=0,W,1,=0,W,2,=1,W,3,=0,D,3,=1,D,1,=0,D,0,=0,D,2,=1,,9,2021/2/22,A1=1A0=0W0=0W1=0W2=1W3=0D3=1D1,A,1,=1A,0,=1,W,0,=0,W,1,=0,W,2,=0,W,3,=1,D,3,=0,D,1,=1,D,0,=1,D,2,=1,,10,2021/2/22,A1=1A0=1W0=0W1=0W2=0W3=1D3=0D1,ROM,的簡化畫法,地址譯碼
8、器產(chǎn)生了輸入變量的全部最小項,存儲體實現(xiàn)了有關(guān)最小項的或運算,與陣列固定,或陣列可編程,連接,斷開,11,2021/2/22,ROM的簡化畫法地址譯碼器產(chǎn)生了輸入變量的全部最小項存儲體實,5.1.2 ROM,的應(yīng)用,1,、用,ROM,實現(xiàn)組合邏輯函數(shù),邏輯表達式,真值表或最小項表達式,,1,,1,按,A,、,B,、,C,、,D,排列變量，并將,Y,1,、,Y,2,擴展成為,4,變量的邏輯函數(shù)。,12,2021/2/22,5.1.2 ROM的應(yīng)用1、用ROM實現(xiàn)組合邏輯函數(shù)邏輯,,2,,2,選擇,ROM,，畫陣列圖,13,2021/2/22,2 2 選擇ROM，畫陣列圖132021
9、/2/22,2,、用,ROM,作函數(shù)運算表,用,ROM,構(gòu)成能實現(xiàn)函數(shù),y,＝,x,2,的運算表電路。,例,設(shè),x,的取值范圍為,0,～,15,的正整數(shù)，則對應(yīng)的是,4,位二進制正整數(shù)，用,B,＝,B,3,B,2,B,1,B,0,表示。根據(jù),y,＝,x,2,可算出,y,的最大值是,15,2,＝,225,，可以用,8,位二進制數(shù),Y,＝,Y,7,Y,6,Y,5,Y,4,Y,3,Y,2,Y,1,Y,0,表示。由此可列出,Y,＝,B,2,即,y,＝,x,2,的真值表。,14,2021/2/22,2、用ROM作函數(shù)運算表用ROM構(gòu)成能實現(xiàn)函數(shù)y＝x2的運算,真值表,15,2021/2/22,真值表15
10、2021/2/22,邏輯表達式,16,2021/2/22,邏輯表達式162021/2/22,陣列圖,17,2021/2/22,陣列圖172021/2/22,5.1.3 ROM,的容量擴展,EPROM,芯片２７２５６,正常使用時，,V,CC,=5V,，,V,PP,=5V,。編程時，,V,PP,=25V,。,OE,為輸出使能端，,OE=0,時允許輸出；,OE=1,時，輸出被禁止，,ROM,輸出端為高阻態(tài)。,CS,為片選端，,CS=0,時，,ROM,工作；,CS=1,時，,ROM,停止工作，且輸出為高阻態(tài)（不論,OE,為何值）。,18,2021/2/22,5.1.3 ROM的容量擴展EPRO
11、M芯片２７２５６正常,1,、位擴展（字長的擴展）,地址線及控制線分別并聯(lián),輸出一個作為高,8,位，另一個作為低,8,位,用兩片,27256,擴展成,32k,×,16,位,EPROM,19,2021/2/22,1、位擴展（字長的擴展）地址線及控制線分別并聯(lián)輸出一個作為高,2,、字擴展（字數(shù)擴展，地址碼擴展）,用,4,片,27256,擴展成,4,×,32k,×,８,位,EPROM,OE,端、輸出線及地址線分別并聯(lián),高位地址,A,15,、,A,16,作為,2,線,-4,線譯碼器的輸入信號，經(jīng)譯碼后產(chǎn)生的,4,個輸出信號分別接到,4,個芯片的,CS,端,20,2021/2/22,2、字擴展（字數(shù)擴展，
12、地址碼擴展）用4片27256擴展成4×,本節(jié)小結(jié),只讀存儲器在存入數(shù)據(jù)以后，不能用簡單的方法更改，即在工作時它的存儲內(nèi)容是固定不變的，只能從中讀出信息，不能寫入信息，并且其所存儲的信息在斷電后仍能保持，常用于存放固定的信息。,,ROM,由地址譯碼器和存儲體兩部分構(gòu)成。地址譯碼器產(chǎn)生了輸入變量的全部最小項，即實現(xiàn)了對輸入變量的與運算；存儲體實現(xiàn)了有關(guān)最小項的或運算。因此，,ROM,實際上是由與門陣列和或門陣列構(gòu)成的組合電路，利用,ROM,可以實現(xiàn)任何組合邏輯函數(shù)。,利用,ROM,實現(xiàn)組合函數(shù)的步驟：（,1,）列出函數(shù)的真值表或?qū)懗龊瘮?shù)的最小項表達式。（,2,）選擇合適的,ROM,，畫出函數(shù)的陣列
13、圖。,21,2021/2/22,本節(jié)小結(jié) 只讀存儲器在存入數(shù)據(jù)以后，不能用簡單的方法更改，,5.2,隨機存取存儲器（,RAM,）,5.2.1 RAM,的結(jié)構(gòu),5.2.2 RAM,容量的擴張,22,2021/2/22,5.2 隨機存取存儲器（RAM）5.2.1 RAM的結(jié),RAM,是由許許多多的基本寄存器組合起來構(gòu)成的大規(guī)模集成電路。,RAM,中的每個寄存器稱為一個字，寄存器中的每一位稱為一個存儲單元。寄存器的個數(shù)（字數(shù)）與寄存器中存儲單元個數(shù)（位數(shù)）的乘積，叫做,RAM,的容量。按照,RAM,中寄存器位數(shù)的不同，,RAM,有多字,1,位和多字多位兩種結(jié)構(gòu)形式。在多字,1,位結(jié)構(gòu)
14、中，每個寄存器都只有,1,位，例如一個容量為,1024×1,位的,RAM,，就是一個有,1024,個,1,位寄存器的,RAM,。多字多位結(jié)構(gòu)中，每個寄存器都有多位，例如一個容量為,256×4,位的,RAM,，就是一個有,256,個,4,位寄存器的,RAM,。,5.2.1 RAM,的結(jié)構(gòu),23,2021/2/22,RAM是由許許多多的基本寄存器組合起來構(gòu)成的大規(guī)模集成電路。,由大量寄存器,構(gòu)成的矩陣,用以決定訪問,哪個字單元,用以決定芯,片是否工作,用以決定對,被選中的單元,是讀還是寫,讀出及寫入,數(shù)據(jù)的通道,24,2021/2/22,由大量寄存器用以決定訪問用以決定芯用以決定對讀出及寫入2
15、42,容量為,256×4 RAM,的存儲矩陣,存儲單元,1024,個存儲單元排成,32,行,×32,列的矩陣,,每根行選擇線選擇一行,每根列選擇線選擇一個字列,Y,1,＝,1,，,X,2,＝,1,，位于,X,2,和,Y,1,交叉處的字單元可以進行讀出或?qū)懭氩僮?，而其余任何字單元都不會被選中。,,,,,25,2021/2/22,容量為256×4 RAM的存儲矩陣存儲單元1024個存儲單元,地址的選擇通過地址譯碼器來實現(xiàn)。地址譯碼器由行譯碼器和列譯碼器組成。行、列譯碼器的輸出即為行、列選擇線，由它們共同確定欲選擇的地址單元。,256×4 RAM,存儲矩陣中，,256,個字需要,8,位地址碼,A,7
16、,～,A,0,。其中高,3,位,A,7,～,A,5,用于列譯碼輸入，低,5,位,A,4,～,A,0,用于行譯碼輸入。,A,7,～,A,0,=00100010,時，,Y,1,=1,、,X,2,=1,，選中,X,2,和,Y,1,交叉的字單元。,,,,,,,00010,0 0 1,26,2021/2/22,地址的選擇通過地址譯碼器來實現(xiàn)。地址譯碼器由行譯碼器和列譯碼,集成,2kB×8,位,RAM6116,寫入控制端,片選端,輸出使能端,27,2021/2/22,集成2kB×8位RAM6116寫入控制端片選端
17、輸出使能端27,5.2.2 RAM,容量的擴展,位擴展,將地址線、讀／寫線和,片選線對應(yīng)地并聯(lián)在一起,輸入／輸出（,I/O,）分開,使用作為字的各個位線,28,2021/2/22,5.2.2 RAM容量的擴展位擴展將地址線、讀／寫線和輸,字擴展,輸入／輸出（,I/O,）線并聯(lián),要增加的地址線,A,10,～,A,12,與譯碼器的輸入相連，,譯碼器的輸出分別接至,8,片,RAM,的片選控制端,29,2021/2/22,字擴展輸入／輸出（I/O）線并聯(lián)要增加的地址線A10～A12,本節(jié)小結(jié)：,隨機存取存儲器（,RAM,）可以在任意時刻、對任意選中的存儲單元進行信息的存入（寫入）或取出（讀出）
18、操作。與只讀存儲器,ROM,相比，,RAM,最大的優(yōu)點是存取方便，使用靈活，既能不破壞地讀出所存信息，又能隨時寫入新的內(nèi)容。其缺點是一旦停電，所存內(nèi)容便全部丟失。,,RAM,由存儲矩陣、地址譯碼器、讀／寫控制電路、輸入／輸出電路和片選控制電路等組成。實際上,RAM,是由許許多多的基本寄存器組合起來構(gòu)成的大規(guī)模集成電路。,當單片,RAM,不能滿足存儲容量的要求時，可以把若干片,RAM,聯(lián)在一起，以擴展存儲容量，擴展的方法有位擴展和字擴展兩種，在實際應(yīng)用中，常將兩種方法相互結(jié)合來達到預(yù)期要求。,30,2021/2/22,本節(jié)小結(jié)： 隨機存取存儲器（RAM）可以在任意時刻、對任意,5.3,可編程邏
19、輯器件（,PLD,）,5.3.1 PLD,的基本結(jié)構(gòu),5.3.2 PLD,的分類,5.3.3 PLA,應(yīng)用,31,2021/2/22,5.3 可編程邏輯器件（PLD）5.3.1 PLD的,5.3.1 PLD,的基本結(jié)構(gòu),PLD,的基本結(jié)構(gòu),門電路的簡化畫法,32,2021/2/22,5.3.1 PLD的基本結(jié)構(gòu)PLD的基本結(jié)構(gòu)門電路的簡化,5.3.2 PLD,分類,電可擦除,E,2,CMOS,工藝制造,雙極型熔絲，不可擦除,OLMC (Output Logic Macro Cell),輸出端具有可編程的輸出宏單元，可被編程為不同的工作狀態(tài)，具有不同的電路結(jié)構(gòu)。典
20、型產(chǎn)品有,GAL16V8,，,GAL20V8,等。,可編程組態(tài)包括：,·,不同工作模式,·,專用輸入模式,·,專用輸出模式,·,帶反饋的組合輸出模式,·,時序邏輯的組合輸出模式,·,寄存器輸出模式,類似于,PROM,，但輸入不全譯碼,輸入全譯碼,PAL,具有多種不同類型的輸出結(jié)構(gòu)和反饋方式，可分為：,,·,專用輸出結(jié)構(gòu),·,可編程輸入輸出結(jié)構(gòu),·,帶反饋的寄存器輸出結(jié)構(gòu),·,異或結(jié)構(gòu),·,算術(shù)選通反饋結(jié)構(gòu),33,2021/2/22,5.3.2 PLD分類電可擦除雙極型熔絲，不可擦除OLM,PLD,包括：,·,復(fù)雜可編程邏輯器件（,CPLD,）,,CPLD,仍然是“與－或”陣列,,,但其集成
21、度更高，功能更強，引腳更多，采用的是,VLSI,工藝制造。,,·,現(xiàn)場可編程門陣列（,FPGA,）,美國,Xilinx,公司產(chǎn)品。是一種結(jié)構(gòu)不同于前面所述的基于“與－或”陣列 的新型可編程邏輯器件。它采用門陳列（可編程開關(guān)）（,GA,）的結(jié)構(gòu)形式，具有更高的集成度，更強的邏輯實現(xiàn)能力和更好的設(shè)計靈活性，集成度可達,100,萬門,/,片以上。,34,2021/2/22,PLD包括：342021/2/22,35,2021/2/22,352021/2/22,寄存器輸出結(jié)構(gòu)：,帶有,異或,門的可編程 輸入/輸出結(jié)構(gòu),輸出三態(tài)緩沖（由與邏輯陣列控制）,輸出信號互補反饋到與邏輯陣列中,用途：產(chǎn)生復(fù)雜的組合
22、邏輯函數(shù),在輸出端插入,D,觸發(fā)器陣列,狀態(tài)及輸出均互補反饋到與邏輯陣列中,輸出三態(tài)緩沖由公共控制線控制,用途：組成各類時序邏輯電路,36,2021/2/22,寄存器輸出結(jié)構(gòu)：帶有異或門的可編程 輸入/輸出結(jié)構(gòu)輸出三態(tài)緩,輸出邏輯宏單元（,OLMC,）,37,2021/2/22,輸出邏輯宏單元（OLMC）372021/2/22,38,2021/2/22,382021/2/22,5.3.3 PLA,的應(yīng)用,用,PLA,實現(xiàn)邏輯函數(shù)的基本原理是基于函數(shù)的最簡與或表達式,例,用,PLD,實現(xiàn)下列函數(shù),各函數(shù)已是最簡,39,2021/2/22,5.3.3 PLA的應(yīng)用用PLA實現(xiàn)邏輯函數(shù)的基本原理是,陣列圖,40,2021/2/22,陣列圖402021/2/22,本節(jié)小結(jié),PLD,的主體是由與門和或門構(gòu)成的與陣列和或陣列，因此，可利用,PLD,來實現(xiàn)任何組合邏輯函數(shù)，,GAL,還可用于實現(xiàn)時序邏輯電路。,用,PLA,實現(xiàn)邏輯函數(shù)的基本原理是基于函數(shù)的最簡與或表達式。用,PLA,實現(xiàn)邏輯函數(shù)時，首先需將函數(shù)化為最簡與或式，然后畫出,PLA,的陣列圖。,41,2021/2/22,本節(jié)小結(jié)PLD的主體是由與門和或門構(gòu)成的與陣列和或陣列，因此,謝謝！,42,2021/2/22,謝謝！422021/2/22,
第5章存儲器與可編程邏輯器件課件
