考研復試數(shù)電模電(共20頁)

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1、精選優(yōu)質(zhì)文檔-----傾情為你奉上 數(shù)字電路基本概念 一．基本概念。 1.門是實現(xiàn)一些基本邏輯關系的電路。 2.三種基本邏輯是和、或、非。 3.和門是實現(xiàn)和邏輯關系的電路，或門是實現(xiàn)或邏輯關系的電路，非門是實現(xiàn)非邏輯關系的電路。 4.按集成度可以把集成電路分為小規(guī)模（SSI）中規(guī)模（MSI）大規(guī)模（LSI）和超大規(guī)模（VLSI）集成電路。 5.僅有一種載流子參和導電的器件叫單極性器件；有兩種載流子參和導電的器件叫雙極性器件。單極性器件主要有：PMOS.NMOS.CMOS雙極性器件主要有：TTL.HTL.ECL.IIL. 6.TTL門電路的低電平噪聲容限為VNL=VOFF-VIL

2、;高電平噪聲容限為VNH=VIH-VON 7.直接把兩個門的輸出連在一起實現(xiàn)“和”邏輯關系的接法叫線和；集電極開門路可以實現(xiàn)線和；普通TTL門不能實現(xiàn)線和。 8.三態(tài)門的輸出端可以出現(xiàn)高電平、低電平和高阻三種狀態(tài)。 9.三態(tài)門的主要用途是可以實現(xiàn)用一條導線（總線）輪流傳送幾個不同的數(shù)據(jù)或控制性號。 10.用工作速度來評價集成電路，速度快的集成電路依次是ECL.TTL.CMOS 11.用抗干擾能力來評價集成電路，抗干擾能力的集成電路一次是CMOS.TTL.ECL 12.CMOS門電路的輸入阻抗很高，所以靜態(tài)功耗很小，但由于存在輸入電容，所以隨著輸入信號頻率的增加，功耗也會增加。 1

3、3.邏代數(shù)的四種表示方法是真值表、函數(shù)表達式、卡諾圖和邏輯圖。 14.邏輯變量和函數(shù)只有0和1兩種取值，而且它們只是表示兩種狀態(tài)。 15.邏輯代數(shù)只有“和”“或”“非”三種基本邏輯運算。 16.描述邏輯函數(shù)各個變量取值組合和函數(shù)值對應關系的代數(shù)式叫函數(shù)表達式。 17.邏輯函數(shù)表達式的標準形式有標準和或式即最小項表達式和標準或和式即最大項表達式。 18.邏輯函數(shù)的化簡方法有代數(shù)法即公式法和圖形法及卡諾圖法。 19.最簡和或式是指乘積項數(shù)最少，乘積項中的變量個數(shù)最少的和或式。 20.約束項是不會出現(xiàn)的變量組合，其值總為0. 21.約束條件是由約束項加起來構成的邏輯表達式，是一個值恒

4、為0的條件等式。 22.按邏輯功能的特點，數(shù)字電路可以分為組合邏輯電路和時序邏輯電路兩大類。 23.用二進制代碼表示有關對象的過程叫二進制編碼：n為二進制編碼器有2n個輸入，有n個輸出。 24.將十進制數(shù)的十個數(shù)字編成二進制代碼的過程叫二—十進制編碼，簡稱為BCD編碼。 25.在幾個信號同時輸入時，只對優(yōu)先級低額最高的進行編碼叫優(yōu)先編碼。 26.把代碼的特定含義“翻譯”出來的過程叫碼譯；n位二進制譯碼器有n個輸入，有2n個輸出。，工作時譯碼器只有一個輸出有效。 27.兩個一位熱勁制數(shù)相加叫做半加。兩個同位的加和來自低位的進位三者相加叫做全加。 28.從若干輸入數(shù)據(jù)中選擇一路作為輸

5、出叫多路選擇器。 29.組合邏輯電路任意一時刻的輸出僅僅取決于該時刻的輸入，而和過去的輸入無關。 30.組合邏輯電路的特點：由邏輯門構成，不含記憶元件。無法饋線。 31．競爭：信號經(jīng)由不同的途徑到達某一會合點時間有先有后。 32.冒險：由于競爭而引起電路數(shù)處發(fā)生瞬間錯誤的現(xiàn)象。 33.常用中規(guī)模組合邏輯電路：編碼器、譯碼器、數(shù)據(jù)選擇器、比較器和加法器。 數(shù)字電路基本概念 第一章 由于模擬信息具有連續(xù)性，實用上難于存儲、分析和傳輸，使用二值數(shù)值邏輯構成的數(shù)字電路或數(shù)字系統(tǒng)較易克服這些困難，其實質(zhì)是利用數(shù)字1和0來表示這些信息。 1.二值數(shù)值邏輯：常用數(shù)字0和1來表示數(shù)字信號，這

6、里的0和1不是十進制的數(shù)字，而是邏輯0和邏輯1。 12.正邏輯：1表示高電平，0表示低電平。 13.負邏輯：和正邏輯相反。 22.為什么計算機或數(shù)字系統(tǒng)中通常用二進制數(shù)？ 答：（1）二進制的數(shù)字裝置簡單可靠，所用元件少；二進制只有兩個數(shù)碼0和1，因此，它的每一位數(shù)可用任何具有兩個不同穩(wěn)定狀態(tài)的元件來表示。 （2）二進制的基本運算規(guī)則簡單，運算操作方便。 缺點：二進制表示一個數(shù)時，位數(shù)多；將人們熟悉的十進制數(shù)輸入計算機時，需要轉換成二進制數(shù)，運算后，再將二進制數(shù)轉換成十進制的數(shù)顯示。 23. 八進制和十六進制：由于使用二進制數(shù)經(jīng)常是位數(shù)很多，不便書寫和記憶，因此在數(shù)字計算機的

7、資料中常采用十六進制和八進制來表示二進制數(shù)。UNIX系統(tǒng)的檔案權限使用八進制，十六進制常用于數(shù)字技術、微處理器、計算機和數(shù)據(jù)通信中。 24. BCD碼：在這種編碼中，用4位二進制數(shù)來表示十進制數(shù)中的0-9十個數(shù)碼。 25. BCD碼可分為有權碼和無權碼兩類：有權BCD碼有8421碼、2421碼、5421碼，其中8421碼是最常用的；無權BCD碼有余3碼、格雷碼等。 26. 8421 BCD碼是最基本和最常用的BCD碼，它和四位自然二進制碼相似，各位的權值為8、4、2、1，故稱為有權BCD碼。 27. 邏輯代數(shù)，又稱布爾代數(shù)：邏輯代數(shù)是按一定的邏輯規(guī)律進行運算的代數(shù)，雖然它和普通代數(shù)一

8、樣也是用字母表示變量，但邏輯代數(shù)中的變量（邏輯代數(shù)）只有兩個值，即0和1，沒有中間值，且0和1并不表示數(shù)量的大小，而是表示對立的邏輯狀態(tài)。 28. 和邏輯：只有當一件事的幾個條件全部具備后，這件事才發(fā)生。 29. 或邏輯：當一件事的幾個條件只要有一個條件得到滿足時，這件事就會發(fā)生， 30. 非邏輯：一件事情的發(fā)生是以其相反的條件為依據(jù)的。 31. 真值表：表征邏輯事件輸入和輸出之間全部可能狀態(tài)的表格。 第二章 1. 用來接通或斷開電路的開關器件應具有兩種工作狀態(tài)：一種是接通（要求其阻抗很小，相當于短路），另一種是斷開（要求其阻抗很大，相當于開路）。 2. 二極管的開關特性表現(xiàn)在正

9、向?qū)ê头聪蚪刂惯@樣兩種不同狀態(tài)之間的轉換過程。 3. 和門電路：輸入作為條件，輸出作為結果，輸入和輸出量之間能滿足和邏輯關系的電路。 4. 或門電路：輸入輸出量之間能滿足或邏輯關系的電路。 5. 非門電路：輸入輸出量之間滿足非邏輯關系的電路。 6. BJT可以構成反相器，所以可以用來構成非門電路；模擬電路的反相器電壓放大器和數(shù)字電路中的非門的不同：前者工作在放大區(qū)，后者工作在飽和區(qū)和截止區(qū)； 7. 利用二極管和BJT構成的和或非三種門電路的缺點：由于輸出阻抗比較大，帶負載能力差，開關性能也不理想，比較慢。 8. TTL邏輯門電路是由若干BJT和電阻構成的，其基本環(huán)節(jié)是帶電阻負載的

10、BJT反相器(非門)。 9. BJT反相器的動態(tài)性能：BJT開關速度受到限制的原因：由于BJT基區(qū)內(nèi)存儲電荷的影響，電荷的存入和消散需要一定的時間。 10. TTL采用輸入級以提高工作速度，采用推拉式輸出級以提高開關速度和帶負載能力。 11. TTL和非門電路的主要特點：電路的輸入端采用了多發(fā)射極的BJT。 12. 三態(tài)門：除了具備一般和非門輸出電阻較小的高、低電平狀態(tài)，還具有高輸出電阻的第三狀態(tài)，稱為高阻態(tài)；既保持了推拉式輸出級的優(yōu)點，又能做線和連接。 37. TTL電路 TTL電路以雙極型晶體管為開關元件，所以又稱雙極型集成電路。雙極型數(shù)字集成電路是利用電子和空穴兩種不

11、同極性的載流子進行電傳導的器件。 它具有速度高（開關速度快）、驅(qū)動能力強等優(yōu)點，但其功耗較大，集成度相對較低。 CMOS電路 MOS電路又稱場效應集成電路，屬于單極型數(shù)字集成電路。單極型數(shù)字集成電路中只利用一種極性的載流子（電子或空穴）進行電傳導。 它的主要優(yōu)點是輸入阻抗高、功耗低、抗干擾能力強且適合大規(guī)模集成。 40. CMOS和TTL相比較，它的功耗低，扇出系數(shù)大（指帶同類門負載），噪聲容限大，開關速度和TTL接近。 41. 抗干擾措施： （1） 多余輸入端的處理措施：一般不讓多余的輸入端懸空，以防止干擾信號的引入。 （2） 去耦合濾波器：濾除較大的脈沖電流

12、或尖峰電流， （3） 接地和安裝工藝：正確的接地技術可以降低電路噪聲；良好的安裝工藝可以減少接線電容而導致寄生反饋有可能引起寄生振蕩。 48. 邏輯非門（反相器）電路的主要技術參數(shù)為：扇出數(shù)、噪聲容限、傳輸延遲時間、功耗、功耗-延遲時間積。 第三章 1. 組合邏輯電路：在任何時刻，輸出狀態(tài)只決定于同一時刻各輸入狀態(tài)的組合，而和先前狀態(tài)無關的邏輯電路。 2. 組合邏輯電路的特點： （1） 輸入輸出之間沒有反饋延遲通路； （2） 電路中不含記憶單元； （3） 由邏輯門構成； （4） 輸出和電路原來狀態(tài)無關。 5.邏輯代數(shù)，又稱布爾代數(shù)：邏輯代數(shù)是按一定的邏輯規(guī)律進行運算的代數(shù)，

13、雖然它和普通代數(shù)一樣也是用字母表示變量，但邏輯代數(shù)中的變量（邏輯代數(shù)）只有兩個值，即0和1，沒有中間值，且0和1并不表示數(shù)量的大小，而是表示對立的邏輯狀態(tài)。 6.邏輯函數(shù)可用真值表、邏輯表達式、卡諾圖和邏輯圖四種方式表達。 9. 半加器：可用于實現(xiàn)兩個一位二進制數(shù)的相加。 10. 競爭冒險：由于從輸入到輸出的過程中，不同通路上門的級數(shù)不同，或者門電路平均延遲時間的差異，使信號從輸入經(jīng)不同通路傳輸?shù)捷敵黾壍臅r間不同，從而導致邏輯電路產(chǎn)生錯誤輸出。 11. 競爭：信號經(jīng)過不同路徑在不同的時刻到達的現(xiàn)象；由此產(chǎn)生的干擾脈沖的現(xiàn)象叫做冒險。 12. 分析組合邏輯電路的目的是確定已知電路的邏輯

14、功能，其大致步驟是： 寫出各輸出端的邏輯表達式→化簡和變換邏輯表達式→列出真值表→確定功能 13. 使用邏輯門電路設計組合邏輯電路的步驟是： 列出真值表→寫出邏輯表達式（或填寫卡諾圖）→邏輯化簡和變換→畫出邏輯圖 第4章 1.常用的組合邏輯部件：編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)據(jù)分配器、數(shù)值比較器、奇偶校驗/產(chǎn)生器、加法器、算術/邏輯運算單元 2. 編碼：把二進制碼按一定的規(guī)律編排，是每組代碼具有一特定的含義（代表某個數(shù)或控制信號）。 3. 編碼器：具有編碼功能的邏輯電路。 4. 優(yōu)先編碼：允許同時在幾個輸入端有輸入信號，編碼器按輸入信號排定的優(yōu)先順序，只對同時輸入的幾個信號中優(yōu)

15、先權最高的一個進行編碼。 5. 優(yōu)先編碼器：識別請求信號的優(yōu)先級別并進行編碼的邏輯部件。 6. 譯碼：編碼的逆過程，將具有特定含義的二進制碼進行辨別，并轉換成控制信號。 7. 譯碼器：具有譯碼功能的邏輯電路。 8. 唯一地址譯碼：將一系列代碼轉換成和之一一對應的有效信號；常用于計算機中對存儲器單元地址的譯碼，即將每一個地址代碼轉換成一個有效信號，從而選中對應的單元。 9. 代碼變換器：將一種代碼轉換成另一種代碼。 10. 數(shù)據(jù)分配器：將一個數(shù)據(jù)源來的數(shù)據(jù)根據(jù)需要送到多個不同的通道上去，實現(xiàn)數(shù)據(jù)分配功能的邏輯電路。作用相當于多個輸出的單刀多擲開關。 11. 數(shù)據(jù)選擇器：經(jīng)過選擇，把

16、多個通路的數(shù)據(jù)傳送到唯一的公共數(shù)據(jù)通道上取。實現(xiàn)數(shù)據(jù)選擇功能的邏輯電路稱為數(shù)據(jù)選擇器。作用相當于多個輸入的單刀多擲開關。 12. 數(shù)值比較器：對兩數(shù)進行比較，以判斷其大小的邏輯電路。 13. 半加器：只考慮兩個加數(shù)本身，而沒有考慮低位來的進位，完成這種加法功能的邏輯電路。 14. 全加器：能進行加數(shù)、被加數(shù)和低位來的進位信號相加，并根據(jù)求和結果給出該位的進位信號。 15. 串行進位：任一位的加法運算必須在低一位的運算完成后才能進行。 16. 超前進位加法邏輯：使每位的進位只由加數(shù)和被加數(shù)決定，而和低位的進位無關。 17. 補碼=反碼+1 18. 反碼=（2n—1）—原碼 第五章

17、 1. 構成時序邏輯電路的基本單元是觸發(fā)器。 2. 觸發(fā)器：能夠存儲一位二進制碼的邏輯電路，它有兩個互補輸出端，其輸出狀態(tài)不僅和輸入有關，而且還和原先的輸出狀態(tài)有關。 3. 觸發(fā)器的電路結構分為基本RS觸發(fā)器、同步RS觸發(fā)器、主從觸發(fā)器、邊沿觸發(fā)器、維持阻塞觸發(fā)器。 4. 和非門構成的基本RS觸發(fā)器的功能表 R S Q 1 0 1 0 1 0 1 1 不變 0 0 不定 R為置0端，S為置1端，和非門構成的基本RS觸發(fā)器，R、S低電平有效 5. 或非門構成的基本RS觸發(fā)器中，R、S高電平有效。 6. 消除機械開關震動引起的脈沖：運用基本RS觸發(fā)器；利

18、用基本RS觸發(fā)器的記憶作用可以消除開關震動所產(chǎn)生的影響。 7. 同步RS觸發(fā)器的約束條件：SR=0 因為S=1，R=1時，狀態(tài)不定。 8. 現(xiàn)態(tài)：現(xiàn)在的狀態(tài)，CP作用之前的觸發(fā)器狀態(tài)。 9. 次態(tài)：下一個狀態(tài)，CP作用之后的觸發(fā)其狀態(tài)。 10. 主從觸發(fā)器：有兩級觸發(fā)器構成，其中一級接收輸入信號，其狀態(tài)直接由輸入信號決定，稱為主觸發(fā)器，還有一級的輸入和主觸發(fā)器的輸出連接，其狀態(tài)由主觸發(fā)器的狀態(tài)決定，稱為從觸發(fā)器 11. 主從RS觸發(fā)器特點： （1） 有兩個同步RS觸發(fā)器即主觸發(fā)器和從觸發(fā)器組成，他們受互補時鐘信號控制 （2） 只在時鐘脈沖的負跳沿（CP由1變0時刻，CP的下降沿

19、） （3） 對于負跳沿觸發(fā)的觸發(fā)器，輸入信號必須在CP正跳沿前加入，為主觸發(fā)器發(fā)生翻轉做好準備，而CP正跳沿后的高電平要有一定的延遲時間，以確保主觸發(fā)器達到新的穩(wěn)定狀態(tài)；CP的負跳沿使從觸發(fā)器發(fā)生翻轉時后，CP的低電平也必須有一定的延遲時間，以確保從觸發(fā)器達到新的穩(wěn)定狀態(tài)。 13. 脈沖工作特性：主從觸發(fā)器對輸入信號和時鐘脈沖的要求。 14. 和主從觸發(fā)器相比，同類工藝的邊沿觸發(fā)器有更強的抗干擾能力和更高的工作速度。 15. 邊沿觸發(fā)器：觸發(fā)器接收的是時鐘脈沖CP 的某一約定跳變(正跳變或負跳變)來到時的輸入數(shù)據(jù)。在CP＝l 及CP＝0 期間以及CP非約定跳變到來時，觸發(fā)器不接收數(shù)據(jù)。

20、 16. 電平觸發(fā)器或電位觸發(fā)器：當觸發(fā)器的向步控制信號正為約定“1”或“0”電平時，觸發(fā)器接收輸入數(shù)據(jù)，此時輸入數(shù)據(jù)D 的任何變化都會在輸出Q 端得到反映；當E 為非約定電平時，觸發(fā)器狀態(tài)保持不變。鑒于它接收信息的條件是E 出現(xiàn)約定的邏輯電平．故稱它為電位觸發(fā)方式觸發(fā)器，簡稱電位觸發(fā)器。 17. 至于電位觸發(fā)器。只要 Z 為約定電平，數(shù)據(jù)來到后就可立即被接收，它不需像邊沿觸發(fā)器那樣保持到約定控制信號跳變來到才被接收 18. 在邊沿觸發(fā)器中只有在時鐘脈沖的上升沿或下降沿時刻，輸入信號才能接收。 19. 轉臺轉換圖：通過描繪系統(tǒng)的狀態(tài)及引起系統(tǒng)狀態(tài)轉換的事件，來表示系統(tǒng)的行為。此外

21、狀態(tài)轉換圖還指明了作為特定事件的結果系統(tǒng)將做那些動作（例如，處理數(shù)據(jù)）。因此狀態(tài)轉換圖提供了行為建模機制。 20. 直接預置和直接清零：預置和清零和CP無關。 21. JK觸發(fā)器和RS觸發(fā)器的不同之處是，它沒有約束條件，在J=K=1時，每輸入一個時鐘脈沖后，觸發(fā)器翻轉一次。觸發(fā)器的這種狀態(tài)稱為計數(shù)狀態(tài)。由觸發(fā)器翻轉次數(shù)可以計算出輸入時鐘脈沖的個數(shù)。 22. JK觸發(fā)器：J=K=0時，輸出不變；J=K=1時，每輸入一個脈沖，輸出就改變一次；其他時候，輸出和J相同。 23按邏輯功能不同分為：RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器、T觸發(fā)器。　 24. 按觸發(fā)方式不同分為：電平觸發(fā)器、邊沿觸發(fā)

22、器和主從觸發(fā)器。　　　　 25. 按存儲數(shù)據(jù)原理不同分為：靜態(tài)觸發(fā)器和動態(tài)觸發(fā)器?！　? 26. 按構成觸發(fā)器的基本器件不同分為：雙極型觸發(fā)器和MOS型觸發(fā)器。 27. 觸發(fā)器維持時間：為了工作可靠，時鐘信號的狀態(tài)必須保持一段時間，直到輸出端電平穩(wěn)定，這段時間稱為維持時間 28. tCPHL：從時鐘脈沖觸發(fā)沿開始到一個輸出端由0變1所需的延遲時間 29. tCPHL：從時鐘脈沖觸發(fā)沿開始到輸出端由1變0的延遲時間 30. 最小工作周期=tCPHL+tCPHL 31. 建立時間（setup time）是指在觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間，如果建立時間不夠，數(shù)據(jù)將

23、不能在這個時鐘上升沿被打入觸發(fā)器。 32. 保持時間（hold time）是指在觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間， 如果保持時間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。 第六章 1. 時序邏輯電路：任一刻的輸出信號不僅和當時的輸入信號有關，而且還和電路原來的狀態(tài)有關。 2. 時序邏輯和組合邏輯的不同： （1） 從邏輯功能來看，即定義的不同 （2） 從結構上來看，組合邏輯電路僅由若干邏輯門組成，沒有存儲電路，因而無記憶能力； 而時序邏輯電路除包含組合電路外，還有存儲電路，因而有記憶功能 3. 存儲電路可用延遲元件組成，也可由觸發(fā)器構成。 4. 時序邏輯電路的特點：

24、 （1） 時序邏輯電路有組合電路和存儲電路組成 （2） 時序邏輯電路中存在反饋，因而電路的工作狀態(tài)和時間因素相關，即時序電路的輸出由電路的輸入和電路原來的狀態(tài)共同決定。 7. 時序邏輯電路可分為：同步時序電路和異步時序電路 8. 同步時序邏輯電路：在同步時序邏輯電路中，存儲電路內(nèi)所有觸發(fā)器的時鐘輸入端都接于同一個時鐘脈沖源，因而，所有觸發(fā)器的狀態(tài)（即時序邏輯電路的狀態(tài)）的變化都和所加的時鐘脈沖信號同步。 9. 異步時序邏輯電路：在異步時序邏輯電路中，沒有統(tǒng)一的時鐘脈沖，有些觸發(fā)器的時鐘輸入端和時鐘脈沖相連，只有這些觸發(fā)器的狀態(tài)才和時鐘脈沖同步，而其他觸發(fā)器狀態(tài)的變化并不和時鐘脈沖同步。

25、 10. 同步時序邏輯電路的速度高于異步時序電路，但電路結構一般較后者復雜。 11. 狀態(tài)表：反應時序邏輯電路的輸出、次態(tài)和電路的輸入、現(xiàn)態(tài)間對應取值關系的表格。 12. 狀態(tài)圖：反應時序邏輯電路狀態(tài)轉換規(guī)律及相應輸入、輸出取值關系的圖形。 13. 時序圖：時序電路的工作波形圖，能直觀的描述時序電路的輸入信號、時鐘信號、輸出信號及電路的狀態(tài)轉換等在時間上的對應關系。 14. 描述時序邏輯電路邏輯功能的方法有：邏輯方程式、狀態(tài)表、狀態(tài)圖、時序圖。 邏輯方程組是和具體時序電路直接對應的，狀態(tài)表和狀態(tài)圖能給出時序電路的全部工作過程，時序圖能更直觀的顯示電路的工作過程。 15. 分析時序

26、邏輯電路的過程：由給定的時序電路，寫出邏輯方程組→列出狀態(tài)表→畫出狀態(tài)圖或時序圖→指出電路的邏輯功能 16. 設計時序邏輯電路的過程：根據(jù)要實現(xiàn)的邏輯功能，做出原始狀態(tài)圖或原始狀態(tài)表→進行狀態(tài)化簡（狀態(tài)合并）→狀態(tài)編碼（狀態(tài)分配）→求出所選觸發(fā)器的驅(qū)動方程、時序電路的狀態(tài)方程和輸出方程→畫出設計好的邏輯電路圖 其中畫出正確的原始狀態(tài)圖或原始狀態(tài)表是關鍵的一步。 17. 在分析方法上，異步時序邏輯電路和同步時序電路有什么不同？ （1） 同步時序電路中，各觸發(fā)器的時鐘輸入都接至同一個時鐘脈沖源，因此各觸發(fā)器的時鐘信號CP的邏輯表達式可以不寫 （2） 異步時序電路中，各觸發(fā)器的時鐘不同，必

27、須考慮CP端的情況，寫出CP的邏輯表達式。 18. 同步時序邏輯電路設計步驟： （1） 由給定的邏輯功能求出原始狀態(tài)圖 （2） 狀態(tài)化簡 （3） 狀態(tài)編碼、并畫出編碼形式的狀態(tài)圖及狀態(tài)表 （4） 選擇觸發(fā)器的類型及個數(shù) （5） 求出電路的輸出方程及各觸發(fā)器的驅(qū)動方程 （6） 畫出邏輯電路圖，并檢查自啟動能力 19. 原始狀態(tài)圖：直接由要求實現(xiàn)的邏輯功能能求得的狀態(tài)轉換圖。 20. 狀態(tài)等價：是指在原始狀態(tài)圖中，如果有兩個或兩個以上的狀態(tài)，在輸入相同的條件下，不僅有相同的輸出，而且向同一個次態(tài)轉換，則稱這些狀態(tài)是等價的。 21. 狀態(tài)編碼：在得到簡化的狀態(tài)圖，要對每一個狀態(tài)指

28、定一個二進制代碼，這就是狀態(tài)編碼或狀態(tài)分配 22. 畫原始狀態(tài)轉換圖的方法是： （1）分析給定的邏輯功能，確定輸入變量、輸出變量及該電路應包含的狀態(tài)，并用字母表示這些狀態(tài) （2）分別以上述狀態(tài)為現(xiàn)態(tài)，考察每一個可能的輸入組合作用下應轉入哪個狀態(tài)及相應的輸出，便可求得符合題意的狀態(tài)圖。 23.自啟動：能自動進入有效狀態(tài)工作的。 第七章 1. 計數(shù)器：其基本功能是統(tǒng)計時鐘脈沖的個數(shù)，即實現(xiàn)計數(shù)操作，也可用于分頻、定時、產(chǎn)生節(jié)拍脈沖和脈沖序列等 2. 二進制異步計數(shù)器特點： （1） n位二進制異步計數(shù)器由n個處于計數(shù)工作狀態(tài)的觸發(fā)器組成。 （2） 高位觸發(fā)器的狀態(tài)翻轉必須在低1位觸

29、發(fā)器產(chǎn)生進位信號或借位信號之后才能實現(xiàn)。 所以稱為串行計數(shù)器，工作速度較低 3. 二進制同步計數(shù)器的特點： 計數(shù)脈沖同時接于各位觸發(fā)器的時鐘脈沖輸入端，當計數(shù)脈沖來到時，應該翻轉的觸發(fā)器是同時翻轉的，沒有各級延遲時間的積累。 所以稱為并行計數(shù)器。 4. 可逆計數(shù)器：同時兼有加和減兩種計數(shù)功能的計數(shù)器 5. 檢查自啟動的方法：畫出包括無效狀態(tài)的完整的狀態(tài)圖，看能否從無效狀態(tài)進入有效狀態(tài)。 6. 反饋清零法：適用于有清零輸入端的集成計數(shù)器；其是利用計數(shù)器的直接置零端的清零功能，截取計數(shù)過程中的某一來控制清零端，使計數(shù)器從該狀態(tài)返回到零而重新開始計數(shù)。 7. 反饋置數(shù)法：適用于具有預

30、置數(shù)功能的集成計數(shù)器；在計數(shù)過程中，可以將它輸出的任何一個狀態(tài)通過譯碼，產(chǎn)生一個預置數(shù)控制信號反饋至預置數(shù)控制端，在下一個CP脈沖后，計數(shù)器就會把預置數(shù)輸入端的狀態(tài)置入輸出端。 8. 寄存器：計算機和其它數(shù)字系統(tǒng)中用來存儲代碼和數(shù)據(jù)的邏輯部件。它的主要組成部分是觸發(fā)器；一位觸發(fā)器能存儲一位二進制代碼，所以要存儲n位二進制代碼的寄存器就要需要n個觸發(fā)器組成。 9. 移位寄存器：將寄存器中各位數(shù)據(jù)在移位控制信號下，依次向高位或向低位移動一位，具有移位功能的寄存器。 10. 移位寄存器不但可以存儲代碼，還可用來實現(xiàn)數(shù)據(jù)的串行-并行轉換、數(shù)據(jù)處理及數(shù)值的運算。 11. 左向移位寄存器：讓右邊觸

31、發(fā)器的輸出作為左鄰觸發(fā)器的數(shù)據(jù)輸入 12. 雙向移位寄存器：既能右移又能左移的寄存器 13. 環(huán)形計數(shù)器：將寄存器的最高位的輸出接至最低位的輸出端，或?qū)⒆畹臀坏妮敵鼋又磷罡呶坏妮斎攵?，即將移位寄存器的首尾相連就可實現(xiàn)上述功能。 第八章 1. 中小規(guī)模標準集成器件和可編程邏輯器件的比較： 中小規(guī)模標準集成器件性能好、價格低，但是僅僅采用這些器件構成一個大型復雜的數(shù)字系統(tǒng)，常?？赡軐е孪到y(tǒng)功耗高、占用空間答、系統(tǒng)可靠性差。 可編程邏輯器件解決了上述問題，具有結構靈活、集成度高、處理速度快、可靠性高等優(yōu)點。 2. 按使用功能的不同，半導體存儲器可分為隨機存取存儲器（RAM，又稱讀寫存儲

32、器）和只讀存儲器（ROM）。RAM：Random Access Memory。ROM：Read-Only memory。 3. 按存儲機理的不同，RAM又可分為靜態(tài)RAM和動態(tài)RAM。 4. RAM使用靈活方便，可以隨時從其中任一指定地址讀出（取出）或?qū)懭耄ù嫒耄?shù)據(jù)；但RAM具有易失性，一旦失電，所有存儲的數(shù)據(jù)立即丟失。 5. 靜態(tài)RAM的特點：數(shù)據(jù)由觸發(fā)器記憶，只要不斷電，數(shù)據(jù)就能永久保存。 缺點：存儲單元所用的管子數(shù)目多，功耗大，集成度受到限制。 6. 動態(tài)RAM存儲數(shù)據(jù)的原理是基于MOS管柵極電容的電荷存儲效應。 7. 再生或刷新：由于漏電流的存在，電容上存儲的數(shù)據(jù)（電荷）

33、不能長久保存，因此必須定期給電容補充電荷，以避免存儲數(shù)據(jù)的丟失 8. 為提高集成度，目前大容量動態(tài)RAM的存儲單元普遍采用單管結構。 9. 存儲器由存儲矩陣、地址譯碼器和輸入/輸出控制電路3部分組成，信號線由地址線、數(shù)據(jù)線、控制線組成。 10. 字：存儲器以字為單位組織內(nèi)部結構，一個字含有若干個存儲單元。 11. 字長：一個字所含的位數(shù) 12. 位：位(bit)：也稱為“比特”。在數(shù)字電路和電腦技術中采用二進制，代碼只有“0”和“1”，其中無論是 “0”或是“1”在CPU中都是 一“位”。 13. 存儲器的容量：字數(shù)乘以字長 14. 通常RAM以字為單位進行數(shù)據(jù)的讀出和寫入

34、15. 地址：為了區(qū)別不同的字，將存放同一個字的存儲單元編為一組，并賦予一個號碼 16. 地址存取時間：由于地址緩沖器、譯碼器及輸入/輸出電路存在延時，在地址信號加到存儲器上之后，必須等待一段時間，數(shù)據(jù)才能穩(wěn)定的傳輸?shù)綌?shù)據(jù)輸出端，這段時間就是地址存取時間。 17. 讀周期：表示芯片連續(xù)進行兩次讀操作必須的時間間隔。 SRAM DRAM 存儲信息 觸發(fā)器 電容 破壞性讀出 非 是 需要刷新 不要 需要 送行列地址 同時送 分兩次送 運行速度

35、 快 慢 集成度 低 高 發(fā)熱量 大 小 存儲成本 高 低 18. 在大容量的存儲器中，通常采用雙譯碼結構，即將輸入地址分為行地址和列地址兩部分，分別由行列地址譯碼電路譯碼。 19. 擴展存儲容量的方法：增加字長（位數(shù)）或字數(shù)。 20. 位擴展可以利用芯片的并聯(lián)方式實現(xiàn)，即將RAM的地址線、讀/寫控制線、片選信號對應的并聯(lián)起來。 21. 字數(shù)的擴展可以利用外加譯碼器，控制存儲器芯片的片選輸入端來實現(xiàn)。 22. ROM一般由專用的裝置寫入數(shù)據(jù)，數(shù)據(jù)一旦寫

36、入，不能隨意改寫，在切斷電源后，數(shù)據(jù)也不會消失，既具有非易失性。 23. ROM種類： 1） 從制造工藝上看:有二極管ROM，雙極型ROM，MOS型ROM 2） 按存儲內(nèi)容存入方式不同：固定ROM、可編程ROM 可編程ROM又可以細分為：可編程存儲器PROM、光可擦除可編程存儲器EPROM 電可檫除可編程存儲器E2PROM和快閃存儲器。 25. 固定ROM又稱掩膜ROM，在制造時利用掩膜技術將數(shù)據(jù)寫入存儲器，不能更改。 26. PROM：programmable read-only memory 出廠時，存儲內(nèi)容全為1或

37、0，用戶可根據(jù)需要最主要特征是只允許數(shù)據(jù)寫入一次，如果數(shù)據(jù)輸入錯誤只能報廢。 27. EPROM：Erasable Programmable ROM，采用浮柵技術 ，用紫外光線擦除 ，寫入需要較高的電壓，EPROM芯片在寫入資料后，還要以不透光的貼紙或膠布把窗口封住，以免受到周圍的紫外線照射而使資料受損。 EPROM芯片在空白狀態(tài)時（用紫外光線擦除后），內(nèi)部的每一個的數(shù)據(jù)都為1（）。 其擦除為一次全部擦除，其數(shù)據(jù)寫入需要通用或?qū)Ｓ玫木幊唐鳌? 28. E2PROM：Electrical erasable Programmable ROM，采用浮柵技術，電檫除的過程就是改寫過程，以字為單位進

38、行擦除和寫過程；既具備ROM的非易失性，又具備類似RAM的功能。 29. 快閃存儲器：Flash Memory，數(shù)據(jù)的擦除和寫入是分開進行的。擦除和EPROM擦除類似，為整片擦除或分塊擦除；寫入方式和EPROM相同，需要較高的電壓。 30. PLD：programmable logic device 可編程邏輯器件 ；這種表示法在芯片內(nèi)部配置和邏輯圖之間建立一一對應的關系，并將邏輯圖和真值表結合起來，構成了一種緊湊而易于識讀的表達形式。 31. PLD電路由和門和或門陣列兩種基本的門陣列組成。門陣列交叉點上的連接方式共有三種情況： 1） 硬線連接：硬線連接是固定連接，不可以編程改變。

39、 2） 可編程“接通”單元：它依靠用戶編程來實現(xiàn)“接通”連接。 3） 可編程“斷開”單元：編程實現(xiàn)斷開狀態(tài)。這種單元又稱為被編程擦除單元。 32. PAL：programmable array logic ；可編程陣列邏輯器件；它采用可編程和門陣列和固定連接或門陣列的基本結構形式，一般采用熔絲編程技術實現(xiàn)和門陣列。使用PAL實現(xiàn)邏輯函數(shù)時，每個輸出是若干個乘積之和，即用乘積之和的形式實現(xiàn)邏輯函數(shù)，其中乘積項數(shù)目固定。 33. GAL：generic array logic；可編程通用陣列邏輯器件； 34. GAL和PAL的相同點是什么,不同點是什么 相同點：都采用了和-或陣列結構；

40、都需要通用或?qū)Ｓ镁幊唐骷M行編程。 不同點： PAL 一旦編程便不可更改；不同輸出結構的PAL對應不同型號的PAL，不便于用戶使用 GAL具有可擦除、可重新編程和可重新配置其結構等功能；靈活性大，而且能對PAL仿真，并能全部兼容。 35. CPLD：(Complex Programmable Logic Device)復雜；主要是由可編程邏輯(MC，Macro Cell)圍繞中心的可編程互連單元組成。 36. CPLD結構上可分為： 1） 通用邏輯塊（GLB）的結構：它可實現(xiàn)類似GAL的功能。 2） 輸入輸出I/O單元結構：完成輸入輸出功能。 3） 輸出布線區(qū)：作用是把GLB的

41、輸出信號接到I/O單元。 4） 時鐘分配網(wǎng)絡：用來產(chǎn)生邏輯塊使用的時鐘。 37. CPLD可編程特性基于“在系統(tǒng)可編程（ISP）”技術，此技術的特點： 常規(guī)的PLD是對每個器件單獨編程然后再裝配，而ISP是先裝備，然后編程，稱為產(chǎn)品后還可反復編程。 38. FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。 39. FPGA實現(xiàn)各種組合邏輯功能的原理是：通過對各存儲單元的編程，來控制門陣列中門的“開”和“關”，從而實現(xiàn)不同的邏輯功能。 40. .FPGA的編程過程實際上

42、是對各存儲單元寫入數(shù)據(jù)的過程，這些數(shù)據(jù)也成為編程數(shù)據(jù)，存儲單元中的編程數(shù)據(jù)一旦確定，門陣列的邏輯關系也就確定了。在上述門陣列的基礎上再增加觸發(fā)器，便可構成即可實現(xiàn)組合邏輯功能又可實現(xiàn)時序邏輯功能的基本邏輯單元電路。 41. FPGA的結構組成為：可編程邏輯模塊CLB、輸入輸出模塊IOB、可編程連線資源。 42. 可編程邏輯模塊CLB是實現(xiàn)各種邏輯功能的基本單元，包括組合邏輯、時序邏輯、RAM及各種運算功能。 43. 輸入輸出模塊IOB功能：通過編程可將I/O引腳設置成輸入、輸出和雙向等不同功能。 44. 可編程連線資源：實現(xiàn)CLB和CLB、CLB和IOB、以及全局信號和CLB和IOB之

43、間的連接。 45. 由于SRAM在掉電后其內(nèi)部的數(shù)據(jù)會丟失，所以基于SRAM的FPGA必需設置一個PROM芯片，用以存放FPGA的編程數(shù)據(jù)。 46. CPLD的特點： 它具有編程靈活、集成度高、設計開發(fā)周期短、適用范圍寬、開發(fā)工具先進、設計制造成本低、對設計者的硬件經(jīng)驗要求低、標準產(chǎn)品無需測試、保密性強、價格大眾化等特點，可實現(xiàn)較大規(guī)模的電路設計 47. FPGA的特點： 1） 采用FPGA設計ASIC電路()，用戶不需要投片生產(chǎn)，就能得到合用的芯片?！　? 2） FPGA可做其它全定制或半定制ASIC電路的中試樣片?！　? 3） FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳?！　? 4

44、） FPGA是ASIC電路中設計周期最短、開發(fā)費用最低、風險最小的器件之一?！　? 5) FPGA采用高速CMOS工藝，功耗低，可以和CMOS、TTL電平兼容。 48.FPGA和CPLD的區(qū)別： ①CPLD更適合完成各種算法和組合邏輯，F(xiàn)P GA更適合于完成時序邏輯?！　? ②CPLD的連續(xù)式布線結構決定了它的時序延遲是均勻的和可預測的，而FPGA的分段式布線結構決定了其延遲的不可預測性?！　? ③在編程上FPGA比CPLD具有更大的靈活性。CPLD通過修改具有固定內(nèi)連電路的邏輯功能來編程，F(xiàn)PGA主要通過改變內(nèi)部連線的布線來編程；FP GA可在邏輯門下編程，而CPLD是在邏輯塊下編程。

45、　　 ④FPGA的集成度比CPLD高，具有更復雜的布線結構和邏輯實現(xiàn)?！　? ⑤CPLD比FPGA使用起來更方便。CPLD的編程采用E2PROM或FASTFLASH技術，無需外部芯片，使用簡單。而FPGA的編程信息需存放在外部存儲器上，使用方法復雜?！　? ⑥CPLD的速度比FPGA快，并且具有較大的時間可預測性。這是由于FPGA是門級編程，并且CLB之間采用分布式互聯(lián)，而CPLD是邏輯塊級編程，并且其邏輯塊之間的互聯(lián)是集總式的?！　? ⑦在編程方式上，CPLD主要是基于E2PROM或FLASH存儲器編程，編程次數(shù)可達1萬次，優(yōu)點是系統(tǒng)斷電時編程信息也不丟失。CPLD又可分為在編程器上編程和

46、在兩類。FPGA大部分是基于SRAM編程，編程信息在系統(tǒng)斷電時丟失，每次上電時，需從器件外部將編程數(shù)據(jù)重新寫入SRAM中。其優(yōu)點是可以編程任意次，可在工作中快速編程，從而實現(xiàn)板級和系統(tǒng)級的動態(tài)配置。　　 ⑧CPLD保密性好，F(xiàn)PGA保密性差?！? ⑨一般情況下，CPLD的功耗要比FPGA大，且集成度越高越明顯。 第一章 半導體二極管 一.半導體的基礎知識 1.半導體---導電能力介于導體和絕緣體之間的物質(zhì)(如硅Si、鍺Ge)。 2.特性---光敏、熱敏和摻雜特性。 3.本征半導體----純凈的具有單晶體結構的半導體。 4. 兩種載流子 ----帶有正、負電荷的可移動的空穴和

47、電子統(tǒng)稱為載流子。 5.雜質(zhì)半導體----在本征半導體中摻入微量雜質(zhì)形成的半導體。體現(xiàn)的是半導體的摻雜特性。 *P型半導體: 在本征半導體中摻入微量的三價元素（多子是空穴，少子是電子）。 *N型半導體: 在本征半導體中摻入微量的五價元素（多子是電子，少子是空穴）。 6. 雜質(zhì)半導體的特性 　*載流子的濃度---多子濃度決定于雜質(zhì)濃度，少子濃度和溫度有關。 　*體電阻---通常把雜質(zhì)半導體自身的電阻稱為體電阻。 　*轉型---通過改變摻雜濃度，一種雜質(zhì)半導體可以改型為另外一種雜質(zhì)半導體。 7. PN結 * PN結的接觸電位差---硅材料約為0.6

48、~0.8V，鍺材料約為0.2~0.3V。 * PN結的單向?qū)щ娦?--正偏導通，反偏截止。 8. PN結的伏安特性 二. 半導體二極管 *單向?qū)щ娦?-----正向?qū)ǎ聪蚪刂埂? *二極管伏安特性----同ＰＮ結。 *正向?qū)▔航?-----硅管0.6~0.7V，鍺管0.2~0.3V。 *死區(qū)電壓------硅管0.5V，鍺管0.1V。 3.分析方法------將二極管斷開，分析二極管兩端電位的高低: 若 V陽 >V陰( 正偏 )，二極管導通(短路); 若 V陽

49、其基本放大電路 一. 三極管的結構、類型及特點 1.類型---分為NPN和PNP兩種。 2.特點---基區(qū)很薄，且摻雜濃度最低；發(fā)射區(qū)摻雜濃度很高，和基區(qū)接觸 面積較??；集電區(qū)摻雜濃度較高，和基區(qū)接觸面積較大。 二. 三極管的工作原理 1. 三極管的三種基本組態(tài) 四. 基本放大電路組成及其原則 1. VT、 VCC、 Rb、 Rc 、C1、C2的作用。 2.組成原則----能放大、不失真、能傳輸。 五. 放大電路的圖解分析法 1. 直流通路和靜態(tài)分析 *概念---直流電流通的回路。 *畫法---電容視為開路。 *作用

50、---確定靜態(tài)工作點 *直流負載線---由VCC=ICRC+UCE 確定的直線。 *電路參數(shù)對靜態(tài)工作點的影響 1）改變Rb ：Q點將沿直流負載線上下移動。 2）改變Rc ：Q點在IBQ所在的那條輸出特性曲線上移動。 3）改變VCC：直流負載線平移，Q點發(fā)生移動。 2. 交流通路和動態(tài)分析 *概念---交流電流流通的回路 *畫法---電容視為短路,理想直流電壓源視為短路。 *作用---分析信號被放大的過程。 *交流負載線--- 連接Q點和V CC’點 V CC’= UCEQ+ICQR L’的 直線。 3. 靜態(tài)工作點和非線性

51、失真 （1）截止失真 *產(chǎn)生原因---Q點設置過低 *失真現(xiàn)象---NPN管削頂，PNP管削底。 *消除方法---減小Rb，提高Q。 （2） 飽和失真 *產(chǎn)生原因---Q點設置過高 *失真現(xiàn)象---NPN管削底，PNP管削頂。 *消除方法---增大Rb、減小Rc、增大VCC 。 六. 放大電路的等效電路法 1. 靜態(tài)分析 （1）靜態(tài)工作點的近似估算 （2）Q點在放大區(qū)的條件 欲使Q點不進入飽和區(qū)，應滿足RB＞βRc 。 2. 放大電路的動態(tài)分析 * 放大倍數(shù) * 輸入電阻 * 輸出電阻 7. 分壓

52、式穩(wěn)定工作點共射 放大電路的等效電路法 1．靜態(tài)分析 2．動態(tài)分析 *電壓放大倍數(shù) 在Re兩端并一電解電容Ce后 輸入電阻 在Re兩端并一電解電容Ce后 * 輸出電阻 八. 共集電極基本放大電路 1．靜態(tài)分析 2．動態(tài)分析 * 電壓放大倍數(shù) * 輸入電阻 * 輸出電阻 3. 電路特點 * 電壓放大倍數(shù)為正，且略小于1，稱為射極跟隨器，簡稱射隨器。 * 輸入電阻高，輸出電阻低。 第四章 多級放大電路 1. 級間耦合方式 1. 阻容耦合----各

53、級靜態(tài)工作點彼此獨立；能有效地傳輸交流信號；體積小，成本低。但不便于集成，低頻特性差。 2. 變壓器耦合 ---各級靜態(tài)工作點彼此獨立，可以實現(xiàn)阻抗變換。體積大，成本高，無法采用集成工藝；不利于傳輸?shù)皖l和高頻信號。 3. 直接耦合----低頻特性好，便于集成。各級靜態(tài)工作點不獨立，互相有影響。存在“零點漂移”現(xiàn)象。 *零點漂移----當溫度變化或電源電壓改變時，靜態(tài)工作點也隨之變化，致使uo偏離初始值“零點”而作隨機變動。 第五章 功率放大電路 一. 功率放大電路的三種工作狀態(tài) 1.甲類工作狀態(tài) 導通角為360o，ICQ大，管耗大，效率低。 2.乙類

54、工作狀態(tài) ICQ≈0， 導通角為180o，效率高，失真大。 3.甲乙類工作狀態(tài) 導通角為180o~360o，效率較高，失真較大。 三. 甲乙類互補對稱功率放大電路 1. 問題的提出 在兩管交替時出現(xiàn)波形失真——交越失真(本質(zhì)上是截止失真)。 2. 解決辦法 ? 甲乙類雙電源互補對稱功率放大器OCL----利用二極管、三極管和電阻上的壓降產(chǎn)生偏置電壓。 動態(tài)指標按乙類狀態(tài)估算。 ? 甲乙類單電源互補對稱功率放大器OTL----電容 C2 上靜態(tài)電壓為VCC/2，并且取代了OCL功放中的負電源-VCC。

55、動態(tài)指標按乙類狀態(tài)估算，只是用VCC/2代替。 第六章 集成運算放大電路 一. 集成運放電路的基本組成 1.輸入級----采用差放電路，以減小零漂。 2.中間級----多采用共射(或共源)放大電路，以提高放大倍數(shù)。 3.輸出級----多采用互補對稱電路以提高帶負載能力。 4.偏置電路----多采用電流源電路，為各級提供合適的靜態(tài)電流。 二．反饋的形式和判斷 1. 反饋的范圍----本級或級間。 2. 反饋的性質(zhì)----交流、直流或交直流。 直流通路中存在反饋則為直流反饋，交流通路中存 在反饋則為交流反饋，交、直流通路中都存在反饋 則為交、直流反饋。

56、3. 反饋的取樣----電壓反饋：反饋量取樣于輸出電壓；具有穩(wěn)定輸出電壓的作用。 （輸出短路時反饋消失） 電流反饋：反饋量取樣于輸出電流。具有穩(wěn)定輸出電流的作用。 （輸出短路時反饋不消失） 4. 反饋的方式-----并聯(lián)反饋：反饋量和原輸入量在輸入電路中以電 流形式相疊加。Rs越大反饋效果越好。 反饋信號反饋到輸入端）

57、 串聯(lián)反饋：反饋量和原輸入量在輸入電路中以電壓 的形式相疊加。 Rs越小反饋效果越好。 反饋信號反饋到非輸入端） 5. 反饋極性-----瞬時極性法： （1）假定某輸入信號在某瞬時的極性為正（用+表示），并設信號 的頻率在中頻段。 （2）根據(jù)該極性，逐級推斷出放大電路中各相關點的瞬時極性（升 高用 + 表示，降低用 － 表示）。 （3）確定反饋信號的極性。 （4）根據(jù)Xi 和X f 的極性，確定凈

58、輸入信號的大小。Xid 減小為負反 饋；Xid 增大為正反饋。 三. 反饋形式的描述方法 某反饋元件引入級間（本級）直流負反饋和交流電壓（電流）串 聯(lián)（并聯(lián)）負反饋。 四. 負反饋對放大電路性能的影響 1. 提高放大倍數(shù)的穩(wěn)定性 2. 3. 擴展頻帶 4. 減小非線性失真及抑制干擾和噪聲 5. 改變放大電路的輸入、輸出電阻 *串聯(lián)負反饋使輸入電阻增加1+AF倍 *并聯(lián)負反饋使輸入電阻減小1+AF倍 *電壓負反饋使輸出電阻減小1+AF倍 *電流負反饋

59、使輸出電阻增加1+AF倍 五. 自激振蕩產(chǎn)生的原因和條件 1. 產(chǎn)生自激振蕩的原因 附加相移將負反饋轉化為正反饋。 2. 產(chǎn)生自激振蕩的條件 若表示為幅值和相位的條件則為： 2. 起振條件: 幅值條件 ： 相位條件: 3.正弦波振蕩器的組成、分類 正弦波振蕩器的組成 (1) 放大電路-------建立和維持振蕩。 (2) 正反饋網(wǎng)絡----和放大電路共同滿足振蕩條件。 (3) 選頻網(wǎng)絡-------以選擇某一頻率進行振蕩。 (4) 穩(wěn)幅環(huán)節(jié)-------使波形幅值穩(wěn)定，且波形的形狀良好。 * 正弦波振蕩器的分類

60、 (1) RC振蕩器-----振蕩頻率較低,1M以下; (2) LC振蕩器-----振蕩頻率較高,1M以上; (3) 石英晶體振蕩器----振蕩頻率高且穩(wěn)定。 1、PN結正偏時（ 導通 ），反偏時（ 截止 ），所以PN結具有（ 單向 ）導電性。 2、漂移電流是（ 反向 ）電流，它由（ 少數(shù) ）載流子形成，其大小和（溫度 ）有關，而和外加電壓（ 無關 ）。 3、所謂理想二極管，就是當其正偏時，結電阻為（零 ），等效成一條直線；當其反偏時，結電阻為（ 無窮大 ），等效成斷開； 4、三極管是（電流 ）控制元件，場效應管是（ 電壓 ）控制元

61、件。 5、三極管具有放大作用外部電壓條件是發(fā)射結（ 正偏 ），集電結（反偏 ）。 6、當溫度升高時，晶體三極管集電極電流Ic（ 增加 ），發(fā)射結壓降（減小 ）。 7、三極管放大電路共有三種組態(tài)分別是（ 共發(fā)射極 ）、（ 共基極 ）、（ 共集點極 ）放大電路。 8、為了穩(wěn)定三極管放大電路的靜態(tài)工作點，采用（直流 ）負反饋，為了穩(wěn)定交流輸出電流采用（電流 ）負反饋。 9、負反饋放大電路和放大倍數(shù)AF=（ A/1+AF ），對于深度負反饋放大電路的放大倍數(shù)AF=（ 1/F ）。 10、帶有負反饋放大電路的頻帶

62、寬度BWF=（1+AF ）BW，其中BW=（ fH –fL ）， （ 1+AF ）稱為反饋深度。 11、差分放大電路輸入端加上大小相等、極性相同的兩個信號，稱為（ 共模 ）信號，而加上大小相等、極性相反的兩個信號，稱為（ 差模 ）信號。 12、空穴為（ 多數(shù) ）載流子。自由電子為（ 少數(shù) ）載流子的雜質(zhì)半導體稱為P型半導體。 13、PN結的P型側接高電位，N型側接低電位稱為（ 正偏 ）反之稱為（ 反偏 ） 14、穩(wěn)定二極管穩(wěn)壓時是處于（反向 ）偏置狀態(tài)，而二極管導通時是處于（ 正向

63、）偏置狀態(tài) 15、當溫度升高時三極管的反向飽和電流I CBO（ 增加 ）所以Ic也（增加 ) 。 16、為了穩(wěn)定三極管放大電路靜態(tài)工作點，采用（ 直流 ）負反饋。為穩(wěn)定交流輸出電壓，采用（ 電壓 ）負反饋，為了提高輸入電阻采用（ 串聯(lián) ）負反饋.。 17、負反饋使放大電路增益下降，但它可以（擴展 ）通頻帶（ 減少 ）失真。 18、反饋導數(shù)F=（Xf/Xo ）。反饋深度是（ 1+AF ）。 19、差分放大電路能夠抑制（共模 ）信號，放大（ 差模 ）信號。 20、擴展運

64、動形成的電流是（ 正向 ）電流，漂移運動形成的電流是（ 反向 ）。 21、場效應管的漏極電流ID=( gmugs ),所以它是（電壓 ）控制文件。 22、當溫度升高時三極管的集電極電流IC（ 增加 ），電流放大系數(shù)β（　增加　　?。? 23、為了提高三極管放大電路的輸入電阻，采用（串聯(lián)　　?。┴摲答?。為了穩(wěn)定輸出電流，采用（電流　　?。┴摲答?。 24、負反饋使放大電路增益（ 下降 ），但（ 提高 ）增益穩(wěn)定性。 25、差模信號是大?。? 相等 ），極性（相反 ），差分電路不抑制（ 溫度

65、）漂移。 26N型半導體中多數(shù)載流子是﹍自由電子﹍﹍﹍﹍﹍﹍，P型半導體中多數(shù)載流子是﹍﹍空穴﹍﹍﹍﹍﹍，PN結具有﹍﹍單向?qū)щ娦冤l﹍﹍﹍﹍特性。 27發(fā)射結﹍正向﹍﹍﹍﹍﹍﹍偏置，集電結﹍正向﹍﹍﹍﹍﹍﹍偏置，則三極管處于飽和狀態(tài)。 28當Ucs=0時，漏源之間存在導電溝道的稱為﹍耗盡﹍﹍﹍﹍﹍﹍型場效應管，漏源之間不存在導電溝道的稱為﹍增強﹍﹍﹍﹍﹍﹍型場效應管。 29兩級放大電路的第一級電壓放大倍數(shù)為100，即電壓增益為﹍﹍20﹍﹍﹍﹍﹍dB，第二級電壓增益為26dB，則兩級總電壓增益為﹍﹍46﹍﹍﹍﹍﹍dB。 30差分電路的兩個輸入端電壓分別為Ui1=2.00V，Ui2=1.

66、98V，則該電路的差模輸入電壓Uid為﹍0.1﹍﹍﹍﹍﹍﹍V，共模輸入電壓Uic為﹍1.99﹍﹍﹍﹍﹍﹍V。 31集成運算放大器在比例運算電路中工作在﹍﹍線性放大﹍﹍﹍﹍﹍區(qū)，在比較器中工作在﹍非線性﹍﹍﹍﹍﹍﹍區(qū)。 32在放大電路中為了提高輸入電阻應引入 串聯(lián)﹍﹍﹍﹍﹍﹍﹍負反饋，為了降低輸出電阻應引入 電壓﹍﹍﹍﹍﹍﹍﹍負反饋。 1、穩(wěn)壓二極管是一個可逆擊穿二極管，穩(wěn)壓時工作在（ B ）狀態(tài)，但其兩端電壓必須（ C ）它的穩(wěn)壓值Uz才有導通電流，否則處于（ F ）狀態(tài)。 A、正偏 B、反偏 C、大于 D、小于 E、導通 F、截止 2、用直流電壓表測得放大電路中某三極管各極電位分別是2V、6V、2.7V，則三個電極分別是（ C ），該管是（ D ）型。 A、（B、C、E） B、（C、B、E） C、（E、C、B） D、（NPN） E、（PNP） 3、對功率放大器的要求主要是（B ）、（ C ）、（ E）。 A、U0高 B、P0大 C、功率大 D、Ri大 E、波形不失