飲料自動(dòng)售賣機(jī)設(shè)計(jì)含開題及8張CAD圖

飲料自動(dòng)售賣機(jī)設(shè)計(jì)含開題及8張CAD圖,飲料,自動(dòng),售賣,設(shè)計(jì),開題,cad 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）英文譯文報(bào)告用紙 原文出處： DOUGLASLP.VHDL：programming by example[M]．New York：McGraw—Hill Professional2002． VHDL語言介紹 前言 自1987年IEEE被批準(zhǔn)后，VHDL語言已經(jīng)在電子設(shè)計(jì)生產(chǎn)中處于核心地位。近15年來，電子設(shè)計(jì)自動(dòng)化行業(yè)已從最初的概念設(shè)計(jì)文件，設(shè)計(jì)實(shí)施和功能驗(yàn)證擴(kuò)大了使用VHDL語言。可以說，現(xiàn)代的VHDL燃料合成技術(shù)刺激了ASIC半導(dǎo)體公司的成長發(fā)展。這本書已經(jīng)成為世界各地VHDL語言用戶實(shí)際使用情況的權(quán)威信息源。 半導(dǎo)體器件尺寸隨著VHDL語言的演變和它重要性的增加而縮小。10年前這是用原理圖和VHDL共同混合設(shè)計(jì)描述的。但是，隨著設(shè)計(jì)的復(fù)雜性增長，該行業(yè)被遺棄的電路圖只能用硬件描述語言來替代。這本書的歷次修訂始終跟上行業(yè)使用VHDLyuyan的 變化。 事實(shí)上，VHDL語言的適應(yīng)性對(duì)其結(jié)構(gòu)是一種貢獻(xiàn)。業(yè)內(nèi)人士認(rèn)為使用VHDL語言的一攬子結(jié)構(gòu)設(shè)計(jì)，使地球資源衛(wèi)星，電子設(shè)計(jì)自動(dòng)化公司和半導(dǎo)體產(chǎn)業(yè)嘗試嘗試新的語言觀念，以確保良好的設(shè)計(jì)工具和數(shù)據(jù)互操作性。當(dāng)相關(guān)的數(shù)據(jù)類型中發(fā)現(xiàn)的IEEE 1164標(biāo)準(zhǔn)被批準(zhǔn)，這意味著設(shè)計(jì)數(shù)據(jù)互能力是可能的。 所有這一切都促進(jìn)了財(cái)團(tuán)的系統(tǒng)、電子設(shè)計(jì)自動(dòng)化和半導(dǎo)體公司的支持被稱為Accellera。 當(dāng)VHDL語言之一的ASIC的行業(yè)需要一個(gè)標(biāo)準(zhǔn)的方式轉(zhuǎn)達(dá)門級(jí)的設(shè)計(jì)數(shù)據(jù)和時(shí)間信息時(shí)，Accellera的祖先（ VHDL語言國際）為了建設(shè)一個(gè)配套的標(biāo)準(zhǔn)而組建了IEEE VHDL團(tuán)隊(duì)。IEEE 1076.4 VITAL（ VHDL的倡議建立的ASIC圖書館）已建立并為設(shè)計(jì)人員提供了單一的語言流從概念到門級(jí)簽收而被批準(zhǔn)。 90年代后期，Verilog HDL語言和VHDL行業(yè)團(tuán)隊(duì)合作使用共同的時(shí)間數(shù)據(jù)，如IEEE 1497 SDF，為設(shè)置寄存器傳輸級(jí)（ RTL ）標(biāo)準(zhǔn)、更多的改進(jìn)設(shè)計(jì)方法和外部連接提供硬件描述語言。 但是，從一開始，VHDL的領(lǐng)導(dǎo)層已經(jīng)自信的為電子設(shè)計(jì)工程社區(qū)開放了國際認(rèn)可的標(biāo)準(zhǔn)。這個(gè)團(tuán)隊(duì)工作的遺產(chǎn)繼續(xù)有利于今天大眾化的設(shè)計(jì)作為衡量公開性的基準(zhǔn)。 設(shè)計(jì)界繼續(xù)以電子設(shè)計(jì)自動(dòng)化的社會(huì)效益而繼續(xù)從VHDL設(shè)計(jì)說明和相關(guān)標(biāo)準(zhǔn)來尋求新的算法，以再次推動(dòng)設(shè)計(jì)師的生產(chǎn)力。此外，作為新一代的設(shè)計(jì)師的可編程邏輯器件轉(zhuǎn)向使用硬件描述語言為基礎(chǔ)的設(shè)計(jì)方法，將大幅增加VHDL語言使用者的數(shù)量。 這新一代的電子設(shè)計(jì)，以及目前的設(shè)計(jì)的復(fù)雜系統(tǒng)和ASIC ，會(huì)發(fā)現(xiàn)這本書非常寶貴。更新目前的價(jià)值標(biāo)準(zhǔn)，都將受益于多年的使用，使VHDL語言成為電子設(shè)計(jì)成功的基礎(chǔ)。 VHDL語言 VHSIC硬件描述語言是一個(gè)行業(yè)標(biāo)準(zhǔn)的語言從抽象到具體的水平來描述硬件，VHDL語言在七八十年代初期是為美國國防部工作的。它是以ADA語言為根源，就像將被看到的整體結(jié)構(gòu)的VHDL和其他的VHDL報(bào)表。 自成立以來所使用的字面數(shù)以萬計(jì)的工程師在全球各地建立先進(jìn)的電子產(chǎn)品使VHDL語言的使用迅速增加。本章將開始緩和讀者到復(fù)雜的VHDL語言。VHDL語言是一個(gè)功能強(qiáng)大的語言，許多語言結(jié)構(gòu)，能夠描述非常復(fù)雜的行為。學(xué)習(xí)VHDL的所有功能不是一項(xiàng)簡單的任務(wù)。復(fù)雜的特點(diǎn)將用一個(gè)簡單的表格來介紹，然后用更復(fù)雜的用法來加以說明。 1986年，有人提議VHDL語言作為IEEE標(biāo)準(zhǔn)。它經(jīng)歷了一些修改意見和修改，直至1987年12月獲得通過，成為IEEE 1076標(biāo)準(zhǔn)。1076至1987年的IEEE標(biāo)準(zhǔn)的VHDL硬件描述語言是用這本書。（附錄D載有簡要說明的VHDL 1076年至1993年。）所有的例子說明了在IEEE 1076 VHDL語言，并用模型技術(shù)公司的VHDL仿真環(huán)境來匯編和模擬。 VHDL術(shù)語 在進(jìn)一步說之前，我們使用的這本書來定義一些術(shù)語，這些都是基本的VHDL積木中使用的每一個(gè)描述，重新定義VHDL意味著與平常設(shè)計(jì)的不同。 實(shí)體：所有設(shè)計(jì)都體現(xiàn)在實(shí)體。一個(gè)實(shí)體是設(shè)計(jì)中最基本的。最上層水平的設(shè)計(jì)是最高層的實(shí)體。如果設(shè)計(jì)分層次，那么最高層的描述將有低層描述的說明附在它里面。 結(jié)構(gòu)：所有實(shí)體可以有一個(gè)架構(gòu)的說明來模擬。該架構(gòu)描述的行為實(shí)體。一個(gè)單一的實(shí)體可以有多個(gè)架構(gòu)。一個(gè)架構(gòu)可能是行為而另一個(gè)可能是一個(gè)結(jié)構(gòu)描述的設(shè)計(jì)。 配置：配置聲明是用來約束一個(gè)組件實(shí)例的一雙實(shí)體架構(gòu)。一個(gè)配置可以被視為像一個(gè)零件清單進(jìn)行設(shè)計(jì)。它描述的使用的每一個(gè)實(shí)體的行為，就像零件列表說明哪一部分用于每一部分的設(shè)計(jì)。 包：包是一個(gè)收集常用數(shù)據(jù)類型和子程序中使用的設(shè)計(jì)。想想包含使用的工具建立的設(shè)計(jì)的一個(gè)工具箱作為一個(gè)包。 驅(qū)動(dòng)程序：這是一個(gè)信號(hào)上的一個(gè)源。如果一個(gè)信號(hào)有兩個(gè)來源，那么當(dāng)兩個(gè)來源是由兩個(gè)驅(qū)動(dòng)程序來起作用的。 總線：這個(gè)詞，“巴士”通常使我想起一組信號(hào)或某個(gè)特定的通信方式，用于設(shè)計(jì)的硬件。在VHDL語言，總線是一種特殊的信號(hào)，表明可能由驅(qū)動(dòng)程序來完成。 屬性：一個(gè)關(guān)于VHDL對(duì)象連接到VHDL的物體或預(yù)先確定的數(shù)據(jù)的屬性數(shù)據(jù)。例如，電流驅(qū)動(dòng)能力的一個(gè)緩沖區(qū)或最高工作溫度的裝置。 通用：泛指是VHDL語言傳遞信息實(shí)體參數(shù)的任期。例如，如果一個(gè)實(shí)體是一個(gè)門級(jí)模型的上升和下降延遲，上升和下降延誤的值才能通過成為實(shí)體與仿制。 進(jìn)程：一個(gè)進(jìn)程是執(zhí)行的VHDL中的一個(gè)基本單位。一切行動(dòng)，是在模擬VHDL描述分為單個(gè)或多個(gè)進(jìn)程。 描述硬件的VHDL VHDL語言描述組成主要設(shè)計(jì)單位和二次設(shè)計(jì)單位。主要設(shè)計(jì)單位是實(shí)體和包裝。二次設(shè)計(jì)單位是建筑和包裝機(jī)構(gòu)。二次設(shè)計(jì)單位總是與主要設(shè)計(jì)單位相關(guān)。圖書館是收藏主要和次要的設(shè)計(jì)單位。一個(gè)典型的設(shè)計(jì)通常包含一個(gè)或多個(gè)圖書館的設(shè)計(jì)單位。 實(shí)體 一個(gè)VHDL實(shí)體指定的實(shí)體名稱，實(shí)體的端口，以及實(shí)體相關(guān)的信息。所有設(shè)計(jì)創(chuàng)建使用一個(gè)或多個(gè)實(shí)體。讓我們來看看一個(gè)簡單的實(shí)體例子： ENTITY mux IS PORT ( a, b, c, d : IN BIT;s0, s1 : IN BIT; x, : OUT BIT); END mux; 關(guān)鍵字“實(shí)體”是開始一個(gè)實(shí)體聲明的標(biāo)志，在整本書的說明中，標(biāo)準(zhǔn)封裝中關(guān)鍵字的語言和類型全部用大寫字母來顯示。例如，在前面的示例中，關(guān)鍵字是ENTITY, IS, PORT, IN, INOUT,，等等。如果標(biāo)準(zhǔn)型是少量的。用戶創(chuàng)建像復(fù)用一樣的姓名，在上面的例子中，將以小寫顯示。 實(shí)體的名稱是多路復(fù)用，該實(shí)體有7個(gè)端口和端口條款。6個(gè)端口，一個(gè)是輸入端口，另一個(gè)是輸出端口。4個(gè)數(shù)據(jù)輸入端口(a, b, c, d)是位寬類型。這兩個(gè)多路選擇輸入是s0 和 s1，也都是位寬類型。輸出端口也是位寬類型。實(shí)體描述外界的接口。它規(guī)定了一些端口，端口方向和端口的類型。比起這里顯示的信息，實(shí)體可以存放更多的信息，但是這為我們提供了建立更復(fù)雜例子的基礎(chǔ)。 架構(gòu) 實(shí)體是描述接口的VHDL模型。構(gòu)架描述了實(shí)體的基本功能，并包含了模擬實(shí)體行為的陳述。架構(gòu)始終是涉及實(shí)體和描述實(shí)體的行為。計(jì)數(shù)設(shè)備的構(gòu)架更早的像這樣描述：ARCHITECTURE dataflow OF mux ISSIGNAL select : INTEGER; BEGIN select <= 0 WHEN s0 = ‘0’ AND s1 = ‘0’ ELSE1 WHEN s0 = ‘1’ AND s1= ‘0’ ELSE2 WHEN s0 = ‘0’ AND s1 = ‘1’ ELSE3; x <= a AFTER 0.5 NS WHEN select = 0 ELSEb AFTER 0.5 NS WHEN select = 1 ELSEc AFTER 0.5 NS WHEN select = 2 ELSEd AFTER 0.5 NS; END dataflow; 關(guān)鍵字ARCHITECTURE本聲明描述了一個(gè)實(shí)體的構(gòu)架。該架構(gòu)的名字是數(shù)據(jù)流。該實(shí)體的構(gòu)架是一種被稱為多路復(fù)用的描述。 實(shí)體和結(jié)構(gòu)連接之間的原因是一個(gè)實(shí)體可以有多個(gè)架構(gòu)來描述實(shí)體的行為。例如，一個(gè)構(gòu)造可能是一個(gè)行為描述，另一個(gè)可能是結(jié)構(gòu)性的描述。 在關(guān)鍵字ARCHITECTURE和BEGIN的文字區(qū)域是本地信號(hào)和供日后使用的組件。在這個(gè)例子中的信號(hào)選擇被宣布為當(dāng)?shù)氐男盘?hào)。 構(gòu)架的申明區(qū)域是由關(guān)鍵字BEGIN開始的。所有在BEGIN和END netlist statement之間的申明被稱為并列的申明，因?yàn)樗械纳昝魍瑫r(shí)執(zhí)行。 默認(rèn)配置 清晰構(gòu)造的最簡單的形式是默認(rèn)配置。此配置可用于不包含任何模塊或組件的模式來配置。默認(rèn)配置指定配置名稱，實(shí)體配置和用于實(shí)體的構(gòu)架。以下是一個(gè)例子，兩個(gè)默認(rèn)配置所表現(xiàn)出的配置，big_count 和small_count:兩個(gè)構(gòu)架。 LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; ENTITY counter IS PORT(load, clear, clk : IN std_logic; PORT(data_in : IN INTEGER; PORT(data_out : OUT INTEGER); END counter; ARCHITECTURE count_255 OF counter IS BEGIN PROCESS(clk) VARIABLE count : INTEGER := 0; BEGIN IF clear = ‘1’ THEN count := 0; ELSIF load = ‘1’ THEN count := data_in; ELSE IF (clk’EVENT) AND (clk = ‘1’) AND (clk’LAST_VALUE = ‘0’) THEN IF (count = 255) THEN count := 0; ELSE count := count + 1; END IF; END IF; END IF; data_out <= count; END PROCESS; END count_255; ARCHITECTURE count_64k OF counter IS BEGIN PROCESS(clk) VARIABLE count : INTEGER := 0; BEGIN IF clear = ‘1’ THEN count := 0; ELSIF load = ‘1’ THEN count := data_in; ELSE IF (clk’EVENT) AND (clk = ‘1’) AND (clk’LAST_VALUE = ‘0’) THEN IF (count = 65535) THEN count := 0; ELSE count := count + 1; END IF; END IF; END IF; data_out <= count; END PROCESS; END count_64k; CONFIGURATION small_count OF counter IS FOR count_255 END FOR; END small_count; CONFIGURATION big_count OF counter IS FOR count_64k END FOR; END big_count; 這個(gè)例子說明兩個(gè)不同的體系結(jié)構(gòu)以反實(shí)體可以使用兩個(gè)默認(rèn)配置來配置。該實(shí)體的計(jì)數(shù)器不指定任何位寬的數(shù)據(jù)加載到計(jì)數(shù)器或計(jì)數(shù)器的數(shù)據(jù)。輸入數(shù)據(jù)和輸出數(shù)據(jù)的類型是整數(shù)。隨著數(shù)據(jù)整形化，多種類型的計(jì)數(shù)器可以支持到整形限制的VHDL模擬器的主機(jī)電腦。 這兩個(gè)實(shí)體計(jì)數(shù)器的構(gòu)架指定兩個(gè)用于實(shí)體的不同大小的計(jì)數(shù)器。第一架構(gòu)， count_255 ，指定一個(gè)8位計(jì)數(shù)器。第二個(gè)架構(gòu)， count_64k ，指定一個(gè)16位計(jì)數(shù)器。該構(gòu)架指定一個(gè)并發(fā)load和clear的同步計(jì)數(shù)器。所有裝置的行為的發(fā)生受控于時(shí)鐘。 每個(gè)兩種配置的實(shí)體指定一個(gè)不同的計(jì)數(shù)器實(shí)體的構(gòu)架。讓我們更詳細(xì)的審查第一配置。配置設(shè)計(jì)單位由關(guān)鍵字CONFIGURATION和名稱的配置開始。在這個(gè)例子中，配置的名稱是small_count 。關(guān)鍵字OF先于實(shí)體名稱BEGIN配置（計(jì)數(shù)器）。下一行的配置啟動(dòng)區(qū)塊配置節(jié)。該關(guān)鍵字FOR是與正在被配置的構(gòu)架的名稱或?qū)⒈慌渲玫臉?gòu)架的塊的名稱緊隨著。任何組件或模塊的配置信息在FOR ARCHITECTURE 和 END FOR之間存在。 在此架構(gòu)中，沒有塊或者組建去配置。因此，從FOR 到 END FOR的區(qū)塊配置領(lǐng)域是空的，默認(rèn)已經(jīng)使用。配置之所以稱之為默認(rèn)配置是因?yàn)槟J(rèn)情況下是用來配置所有對(duì)象。 第一個(gè)構(gòu)架被稱為small_count并結(jié)合實(shí)體計(jì)數(shù)器中的構(gòu)架count_255形成simulatable對(duì)象。第二個(gè)配置結(jié)合的架構(gòu)與實(shí)體計(jì)數(shù)器count_64k形成了一個(gè)所謂的simulatable對(duì)象big_count 。 6