《微電子學概論》第五章集成電路設(shè)計.ppt

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1、集成電路設(shè)計II,分層分級設(shè)計思想 設(shè)計信息描述方法 圖形描述 語言描述 IC設(shè)計流程 （TOPDOWN） 系統(tǒng)功能設(shè)計 邏輯和電路設(shè)計 版圖設(shè)計,上次課內(nèi)容,,OUTLINE,,集成電路設(shè)計特點及設(shè)計信息描述 典型設(shè)計流程 集成電路的設(shè)計規(guī)則和全定制設(shè)計方法 專用集成電路的設(shè)計方法 幾種集成電路設(shè)計方法的比較 可測性設(shè)計技術(shù),種類繁多的集成電路,,集成電路設(shè)計中要考慮的因素,衡量集成電路設(shè)計是否成功的參數(shù)：,性能指標：功能、時序、速度、功耗、可靠性 芯片的尺寸：制作成本 設(shè)計周期：工程花費和進度 測試的難易以及可測性：工程花費、制作成本 、進度,,IC設(shè)計與工藝制備之間的接口 制定目的：使芯

2、片尺寸在盡可能小的前提下，避免線條寬度的偏差和不同層版套準偏差可能帶來的問題，盡可能地提高電路制備的成品率 什么是設(shè)計規(guī)則？考慮器件在正常工作的條件下，根據(jù)實際工藝水平(包括光刻特性、刻蝕能力、對準容差等)和成品率要求，給出的一組同一工藝層及不同工藝層之間幾何尺寸的限制，主要包括線寬、間距、覆蓋、露頭、凹口、面積等規(guī)則，分別給出它們的最小值，以防止掩膜圖形的斷裂、連接和一些不良物理效應(yīng)的出現(xiàn)。,設(shè)計規(guī)則（版圖設(shè)計規(guī)則）,設(shè)計規(guī)則的表示方法 以為單位：把大多數(shù)尺寸（覆蓋，出頭等等）約定為的倍數(shù) 與工藝線所具有的工藝分辨率有關(guān)，線寬偏離、理想特征尺寸的上限以及掩膜版之間的最大套準偏差，一般等于柵

3、長度的一半。 優(yōu)點：版圖設(shè)計獨立于工藝和實際尺寸，使設(shè)計規(guī)則簡化。 缺點：造成芯片面積的浪費或工藝難度增加。 以微米為單位：每個尺寸之間沒有必然的比例關(guān)系。 提高每一尺寸的合理度；簡化度不高,全定制設(shè)計方法、定制設(shè)計方法、半定制設(shè)計方法、可編程邏輯器件以及基于這些方法的兼容設(shè)計方法,布圖設(shè)計方法（布圖風格劃分）,常用集成電路設(shè)計方法,,設(shè)計方法選取的主要依據(jù)：設(shè)計周期、設(shè)計成本、芯片成本、芯片尺寸、設(shè)計靈活性、保密性和可靠性等 最主要的：設(shè)計成本在芯片成本中所占比例 芯片成本CT：,小批量的產(chǎn)品：減小設(shè)計費用； 大批量的產(chǎn)品：提高工藝水平，減小芯片尺寸，增大圓片面積,常用集成電路設(shè)計方法

4、,全定制設(shè)計,版圖設(shè)計時采用人工設(shè)計，對每個器件進行優(yōu)化，芯片性能獲得最佳，芯片尺寸最小 設(shè)計周期長，設(shè)計成本高，適用于性能要求極高或批量很大的產(chǎn)品，模擬電路。 符號式版圖設(shè)計：用一組事先定義好的符號來表示版圖中不同層版之間的信息，通過自動轉(zhuǎn)換程序轉(zhuǎn)換成版圖 不必考慮設(shè)計規(guī)則的要求；設(shè)計靈活性大 符號間距不固定，進行版圖壓縮，減小芯片面積,全定制設(shè)計流程,OUTLINE,,集成電路設(shè)計特點及設(shè)計信息描述 典型設(shè)計流程 集成電路的設(shè)計規(guī)則和全定制設(shè)計方法 專用集成電路的設(shè)計方法 幾種集成電路設(shè)計方法的比較 可測性設(shè)計技術(shù),專用集成電路（ASIC：Application-Specific Inte

5、grated Circuit）（相對通用電路而言） 針對某一應(yīng)用或某一客戶的特殊要求設(shè)計的集成電路 批量小、單片功能強：降低設(shè)計開發(fā)費用 主要的ASIC設(shè)計方法： 標準單元設(shè)計方法（Standard Cell）：定制 積木塊設(shè)計方法（Building Block Layout）：定制 門陣列設(shè)計方法（Gate Array）：半定制 可編程邏輯器件設(shè)計方法,掩膜版方法,標準單元設(shè)計方法（SC方法）,標準單元：預(yù)先設(shè)計完畢并存放在單元庫中的元件，這些元件，這些元件在邏輯功能層次和版圖層次都經(jīng)過優(yōu)化、驗證和標準化設(shè)計。 標準單元設(shè)計中，用圖形或硬件描述語言從標準單元庫中調(diào)用事先經(jīng)過精心設(shè)計的邏輯單元

6、，并排列成行，行間留有可調(diào)整的布線通道。在布局、布線階段，庫單元的版圖也同時被調(diào)用，通過自動布局和布線，按功能要求將各內(nèi)部單元以及輸入/輸出單元連接起來，形成所需的專用電路。 一種基于標準單元組成的單元庫的設(shè)計方法,芯片布局：芯片中心是單元區(qū)，輸入/輸出單元和壓焊塊在芯片四周，基本單元具有等高不等寬的結(jié)構(gòu)，布線通道區(qū)沒有寬度的限制，利于實現(xiàn)優(yōu)化布線。,需要全套掩膜版，定制方法,標準單元庫主要包括 與非門、或非門、觸發(fā)器、鎖存器、移位寄存器 加法器、乘法器、除法器、算術(shù)運算單元、FIFO等較大規(guī)模單元 模擬單元模塊：振蕩器、比較器等 同一功能的單元有幾種不同的類型，視應(yīng)用不同選擇,SC方法特

7、點： 需要全套掩膜版，屬于定制設(shè)計方法 標準單元方法：可變的單元數(shù)、壓焊塊數(shù)、通道間距，布局布線的自由度增大 較高的芯片利用率和連線布通率 依賴于標準單元庫，SC庫建立需較長的周期和較高的成本，尤其工藝更新時。 適用于中批量或者小批量但是性能要求較高的芯片設(shè)計,SC方法設(shè)計流程,標準單元設(shè)計過程,芯片代加工,積木塊設(shè)計方法： BBL方法（通用單元設(shè)計方法）,布圖特點： 任意形狀的單元（一般為矩形或“L”型） 單元可放在任意位置 無布線通道(根據(jù)需要分配） BBL單元 較大規(guī)模的功能塊（如ROM、 RAM、ALU或模擬電路單元等） 單元可以用GA、SC、PLD或全 定制方法設(shè)計,BBL方法特點：

8、 較大的設(shè)計自由度 可以在版圖和性能上得到最佳的優(yōu)化 需要全套掩膜版：定制方法。 已有自動布圖系統(tǒng)，布圖算法發(fā)展中： 通道不規(guī)則，連線端口在單元四周，位置不規(guī)則,從系統(tǒng)的成本和它達到的目標相比，目前也沒有顯示出它比門陣列和標準單元設(shè)計方法更好。,門陣列設(shè)計方法（GA方法）,概念：形狀和尺寸完全相同的單元排列成陣列，每個單元內(nèi)部含有若干器件，單元之間留有布線通道，通道寬度和位置固定，并預(yù)先完成接觸孔和連線以外的芯片加工步驟，形成母片。 根據(jù)不同的應(yīng)用，設(shè)計出不同的接觸孔版和金屬連線版，單元內(nèi)部連線及單元間連線實現(xiàn)所需電路功能 母片半定制技術(shù) 需要24塊掩膜版、接觸孔版和金屬連線版,門陣列母片

9、結(jié)構(gòu),形狀和尺寸完全相同的基本單元 規(guī)則的陣列 布線通道寬度和位置固定 I/O和壓焊點數(shù)固定,門陣列方法的設(shè)計特點：設(shè)計周期短，設(shè)計成本低，適合設(shè)計適當規(guī)模、中等性能、要求設(shè)計時間短、數(shù)量相對較少的電路 不足：設(shè)計靈活性較低；門利用率低；芯片面積浪費,可編程邏輯電路設(shè)計方法,可編程邏輯器件設(shè)計（Programmable Logic Device, PLD) 現(xiàn)場可編程門陣列（Field Programmable Gate Array, FPGA）,設(shè)計方法,設(shè)計周期最短，開發(fā)費用最低，設(shè)計可以不考慮具體的物理連接。 不需要掩膜版,OUTLINE,,集成電路設(shè)計特點及設(shè)計信息描述 典型設(shè)計流程

10、集成電路的設(shè)計規(guī)則和全定制設(shè)計方法 專用集成電路的設(shè)計方法 幾種集成電路設(shè)計方法的比較 可測性設(shè)計技術(shù),布圖方法的比較,,A:全定制法 B:積木塊法 C:標準單元法 D:門陣列法 E:現(xiàn)場編程PLD法 F:FPGA法 G:硅編譯法,設(shè)計方法與設(shè)計層次之間的關(guān)系,Full-custom Design Style,Standard Cell Design Style,Gate Array Design Style,FPGA Design Style,不同設(shè)計技術(shù)的特點及適用情況的綜合比較,不同設(shè)計技術(shù)的特點及適用情況的綜合比較,兼容設(shè)計方法,不同的設(shè)計方法有各自的優(yōu)勢，如果把它們優(yōu)化組合起來，則

11、有望設(shè)計出性能良好的電路。 以微處理器為例 數(shù)據(jù)邏輯：位片式或陣列結(jié)構(gòu)網(wǎng)絡(luò)，圖形重復(fù)多：BBL方法，ALU、移位器、寄存器等作為單元進行人工全定制設(shè)計 隨機控制邏輯：差別較大，SC或PLA方法實現(xiàn) 存儲器：ROM或RAM實現(xiàn),OUTLINE,,集成電路設(shè)計特點及設(shè)計信息描述 典型設(shè)計流程 集成電路的設(shè)計規(guī)則和全定制設(shè)計方法 專用集成電路的設(shè)計方法 幾種集成電路設(shè)計方法的比較 可測性設(shè)計技術(shù),可測性設(shè)計技術(shù),什么是集成電路測試？ 對制造出的電路進行功能和性能檢測，檢測并定位出電路的故障，用盡可能短的時間挑選出合格芯片。 集成電路測試的特殊性 什么是可測性設(shè)計？ 在盡可能少地增加附加引線腳和附

12、加電路，并使芯片性能損失最小的情況下，滿足電路可控制性和可觀察性的要求 可控制：從輸入端將芯片內(nèi)部邏輯電路置于指定狀態(tài) 可觀察：直接或間接地從外部觀察內(nèi)部電路的狀態(tài),可測性設(shè)計技術(shù),分塊測試技術(shù) 將復(fù)雜的電路分塊，以簡化測試。 通用性較差 結(jié)構(gòu)式測試技術(shù) 掃描測試技術(shù) 特征量分析測試技術(shù) 自測試技術(shù)等,掃描測試技術(shù),概念：將時序元件和組合電路隔離開，解決時序電路測試困難的問題。 將芯片中的時序元件(如觸發(fā)器、寄存器等)連接成一個或數(shù)個移位寄存器(即掃描途徑)，在組合電路和時序元件之間增加隔離開關(guān)，并用專門信號控制芯片工作于正常工作模式或測試模式。 當芯片處于正常模式時，組合電路的反饋輸出作為時

13、序元件的輸入，移位寄存器不工作；當芯片處于測試模式時，組合電路的反饋輸出與時序元件的連接斷開，可以從掃描輸入端向時序元件輸入信號，并可以將時序元件的輸出移出進行觀察。,掃描途徑測試技術(shù)存在的問題 需要增加控制電路數(shù)量和外部引腳，需要將分散的時序元件連在一起，導(dǎo)致芯片面積增加和速度降低； 串行輸出結(jié)果，測試時間較長。,特征量分析測試技術(shù),內(nèi)建測試技術(shù)，在芯片內(nèi)部設(shè)計了“測試設(shè)備”來檢測芯片的功能，避免了數(shù)據(jù)需要串行傳輸?shù)酵獠吭O(shè)備的問題 概念：把對應(yīng)輸入信號的各節(jié)點響應(yīng)序列壓縮，提取出相應(yīng)的特征量，保存在寄存器中，只需比較實測響應(yīng)序列和正常序列的特征量，可以減少計算機內(nèi)存，提高測試速度 增加的芯片面積不多，但故障檢測和診斷的有效率不高,自測試技術(shù),在芯片內(nèi)部建立自測試結(jié)構(gòu)電路，不需要外部激勵。 常見的自測試結(jié)構(gòu)包括表決電路、錯誤檢測與校正碼技術(shù)等,作 業(yè),1.簡述專用集成電路的設(shè)計方法及其特點？ 2.集成電路的可測性設(shè)計是指什么？,