《微電子學(xué)》PPT課件.ppt

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1、第五章 微電子系統(tǒng)設(shè)計(jì),微電子系統(tǒng)設(shè)計(jì)就是將算法理論、體系結(jié)構(gòu)、電路物理實(shí)現(xiàn)自上而下的集成到一個(gè)芯片上的過程。,高級(jí)語(yǔ)言的行為級(jí)描述,系統(tǒng)仿真,邏輯綜合,物理層設(shè)計(jì) (版圖設(shè)計(jì)),網(wǎng)表提取、仿真,投片試制,,,,,,,流程：,電子系統(tǒng)芯片,微電子系統(tǒng)設(shè)計(jì)把電子系統(tǒng)集中到一個(gè)芯片，包括軟件和硬件。,微電子系統(tǒng)中物理層設(shè)計(jì),邏輯單元 電路單元 雙極型集成電路單元和MOS數(shù)字電路單元,邏輯電路---完成各種邏輯運(yùn)算和變換的電路 組成邏輯電路的基本單元是各種門電路 晶體管-晶體管邏輯電路(TTL) 集成注入邏輯電路(I2L) 發(fā)射極耦合邏輯電路(ECL),雙極數(shù)字電路單元設(shè)計(jì),用數(shù)字信號(hào)完成對(duì)數(shù)字量進(jìn)

2、行算術(shù)運(yùn)算和邏輯 運(yùn)算的電路稱為數(shù)字電路,1、TTL電路：,基本單元：與非門,特點(diǎn)：扇出系數(shù)較大,典型電路：74系列集成電路（民品） 54系列集成電路（軍品） 相同的電路結(jié)構(gòu)、邏輯功能，不同的工作環(huán)境溫度和電源工作允許的范圍。,2、ECL電路：,基本單元：或非門、或門,特點(diǎn)：速度快、邏輯功能、強(qiáng)扇出能力大,典型電路：高速和超高速集成電路,缺點(diǎn)：功耗大、抗干擾能力差,3、I2L電路：,基本單元：非門,特點(diǎn)：集成度高、功耗低、成本低,典型電路：VLSI,缺點(diǎn)：速度較低,二、MOS數(shù)字電路單元設(shè)計(jì),1、NMOS電路：,基本單元：非門,特點(diǎn)：功耗低、速度快,典型電路：LSI和VLSI,2、C

3、MOS電路：,特點(diǎn)：輸入電阻高、功耗低、速度快、抗噪 聲能力強(qiáng),第六章 集成電路計(jì)算機(jī)輔助設(shè)計(jì),ICCAD就是將由人為主導(dǎo)，根據(jù)集成電路的指標(biāo)要求進(jìn)行總體設(shè)計(jì)，借助計(jì)算機(jī)幫助人工迅速而準(zhǔn)確地完成設(shè)計(jì)任務(wù)。,ICCAD系統(tǒng)概述,ICCAD系統(tǒng)的發(fā)展 第一代：60年代末：版圖編輯和檢查 第二代：80年代初：原理圖輸入、邏輯模擬 第三代：從RTL級(jí)輸入，到包括行為仿真、行為綜合、邏輯綜合等功能 流行的CAD系統(tǒng)：Cadence, Mentor Graphics, Viewlogic, Compass，Panda等 ICCAD系統(tǒng)的理想作用：實(shí)現(xiàn)完全的自動(dòng)化設(shè)計(jì)，設(shè)計(jì)出各種各樣的電路,ICCAD

4、系統(tǒng)的實(shí)際作用 設(shè)計(jì)信息輸入： 語(yǔ)言輸入編輯工具 高層次描述的圖形輸入工具：VHDL功能圖輸入、邏輯圖/電路圖輸入編輯、版圖輸入編輯 設(shè)計(jì)實(shí)現(xiàn)：綜合器 設(shè)計(jì)驗(yàn)證：驗(yàn)證系統(tǒng)(電路)功能、性能要求及設(shè)計(jì)規(guī)則要求 模擬器進(jìn)行模擬（仿真）分析 設(shè)計(jì)規(guī)則的檢查,整個(gè)設(shè)計(jì)過程就是把高層次的抽象描述逐級(jí)向下進(jìn)行綜合、驗(yàn)證、實(shí)現(xiàn)，直到物理級(jí)的低層次描述，即掩膜版圖。 各設(shè)計(jì)階段相互聯(lián)系，例如，寄存器傳輸級(jí)描述是邏輯綜合的輸入，邏輯綜合的輸出又可以是邏輯模擬和自動(dòng)版圖設(shè)計(jì)的輸入，版圖設(shè)計(jì)的結(jié)果則是版圖驗(yàn)證的輸入。 ICCAD系統(tǒng)介入了包括系統(tǒng)功能設(shè)計(jì)、邏輯和電路設(shè)計(jì)以及版圖設(shè)計(jì)等在內(nèi)的集成電路設(shè)計(jì)的各個(gè)環(huán)節(jié)。,

5、系統(tǒng)描述與模擬：VHDL語(yǔ)言,VHDL語(yǔ)言出現(xiàn)背景 一種硬件描述語(yǔ)言（hardware description language）,廣義地說(shuō)，描述電子實(shí)體的語(yǔ)言：邏輯圖，電路圖。 大規(guī)模電路的出現(xiàn): 邏輯圖、布爾方程不太適用,需要在更高層次上描述系統(tǒng)，出現(xiàn)多種HDL語(yǔ)言，為便于信息交換和維護(hù)，出現(xiàn)工業(yè)標(biāo)準(zhǔn)。,通常指高層次設(shè)計(jì)階段描述硬件 HDL語(yǔ)言的特點(diǎn) 抽象地進(jìn)行行為描述 結(jié)構(gòu)化語(yǔ)言：可以描述電子實(shí)體的結(jié)構(gòu) 多層次混合描述 既可被模擬，又可被綜合 能提供VHDL模擬器的公司：Cadence、Mentor Graphics、Viewlogic、Synopsys等大型EDA公司和CLSI、M

6、odel-Technology、Vantage等專門公司,VHDL語(yǔ)言,基本概念：描述硬件電路，可以抽象地表示電路的行為和結(jié)構(gòu)（完成什么功能，怎樣組成） 作用： 對(duì)IC設(shè)計(jì)，支持從系統(tǒng)級(jí)到門和器件級(jí)的電路描述，并具有在不同設(shè)計(jì)層次上的模擬驗(yàn)證機(jī)制 可作為綜合軟件的輸入語(yǔ)言，支持電路描述由高層向低層的轉(zhuǎn)換,VHDL語(yǔ)言的建模機(jī)制,一個(gè)硬件單元在VHDL中看作一個(gè)設(shè)計(jì)實(shí)體。 實(shí)體外觀 實(shí)體說(shuō)明：實(shí)體命名，實(shí)體與外部環(huán)境的接口描述，未涉及其內(nèi)部行為及結(jié)構(gòu)。 實(shí)體功能 在結(jié)構(gòu)體中實(shí)現(xiàn) 結(jié)構(gòu)體：實(shí)體的輸入-輸出關(guān)系，實(shí)體的結(jié)構(gòu)和行為描述。 對(duì)應(yīng)一個(gè)實(shí)體說(shuō)明可以有多個(gè)結(jié)構(gòu)體，不同的實(shí)現(xiàn)方案。,ENTITY

7、 count IS --設(shè)計(jì)實(shí)體count GENERIC (tpd : Time:=10ns); PORT(clock : IN Bit; q1,q0: OUT Bit); END ENTITY count； ARCHITECTURE arch of count IS -- count實(shí)體的結(jié)構(gòu)體 BEGIN count_up : PROCESS(clock) --進(jìn)程體count_up VARIABLE count_value: Natural : =0; BEGIN IF clock=1 THEN Count_value :=(count_value+1) M

8、OD 4; q1 <=bitVal(count_value/2) AFTER tpd; q0 <=bitVal(count_value MOD 2) AFTER tpd; END IF; END PROCESS count_up; END ARCHITECTURE arch;,綜合,概念：從設(shè)計(jì)的高層次向低層次轉(zhuǎn)換的過程，是一種自動(dòng)設(shè)計(jì)的過程，一種專家系統(tǒng)。 分類： 系統(tǒng)級(jí)綜合 高級(jí)綜合 RTL級(jí)綜合：行為綜合（軟件：Synopsys，Ambit） 邏輯綜合 物理綜合（邏輯圖或電路圖到版圖，嚴(yán)格說(shuō)應(yīng)該是同級(jí)驅(qū)動(dòng)）,邏輯模擬,邏輯模擬的基本概念：將邏輯設(shè)計(jì)輸入到計(jì)算機(jī)，用軟件方法

9、形成硬件的模型，給定輸入波形，利用模型算出各節(jié)點(diǎn)和輸出端的波形，判斷正確與否 主要作用：驗(yàn)證邏輯功能和時(shí)序的正確性 分類：根據(jù)所模擬邏輯單元規(guī)模的大小 寄存器傳輸級(jí)模擬：總體操作正確性 功能塊級(jí)模擬：加法器、計(jì)數(shù)器、存儲(chǔ)器等 門級(jí)模擬：基本邏輯單元：門、觸發(fā)器等 開關(guān)級(jí)模擬：晶體管：后仿真,電路模擬,電路設(shè)計(jì)：根據(jù)電路性能確定電路結(jié)構(gòu)和元件參數(shù)， 沒有自動(dòng)設(shè)計(jì)軟件，設(shè)計(jì)人員根據(jù)電路性能要求，初步確定電路結(jié)構(gòu)和元件參數(shù)，利用電路模擬軟件進(jìn)行模擬分析，判斷修改。 電路模擬：根據(jù)電路的拓?fù)浣Y(jié)構(gòu)和元件參數(shù)將電路問題轉(zhuǎn)換成適當(dāng)?shù)臄?shù)學(xué)方程并求解，根據(jù)計(jì)算結(jié)果檢驗(yàn)電路設(shè)計(jì)的正確性。 模擬對(duì)象：元件 優(yōu)點(diǎn)：

10、不需實(shí)際元件、可作各種模擬甚至破壞性模擬,電路模擬（續(xù)）,在集成電路設(shè)計(jì)中起的作用： 版圖設(shè)計(jì)前的電路設(shè)計(jì)，保證電路正確(包括電路結(jié)構(gòu)和元件參數(shù)) 后仿真：考慮了寄生參數(shù)，由電路模擬預(yù)測(cè)電路性能 典型軟件：SPICE、HSPICE,EDA工具,上世紀(jì)80年代，EDA還只能代替手工，畫原理圖和流程圖，設(shè)計(jì)生產(chǎn)機(jī)器可以讀懂的印刷電路板圖。到了90年代，出現(xiàn)了Altera公司的Maxplus 等CPLD/FPGA工具軟件，人們可以用Maxplus 在PC機(jī)上設(shè)計(jì)由眾多標(biāo)準(zhǔn)邏輯芯片（如74系列等）組成的電路原理圖，然后再用它直接進(jìn)行波形圖仿真測(cè)試，觀察驗(yàn)證電路在各種輸入情況下的輸出信號(hào)波形，及內(nèi)部各點(diǎn)

11、波形，并得到各點(diǎn)的延時(shí)信息，和電路“正?！?，“警告”，“出錯(cuò)”等信息。,最后，將經(jīng)過Maxplus 將驗(yàn)證無(wú)誤的電路寫入CPLD/FPGA芯片，放入電路板中進(jìn)行整機(jī)測(cè)試，如發(fā)現(xiàn)問題，修改原理圖，波形仿真后重寫CPLD/FPGA ，重新進(jìn)行整機(jī)測(cè)試，直至完全正確為止。整機(jī)中既可以使用CPLD/FPGA也可以制成ASIC芯片（視批量大小而定）。Maxplus 的出現(xiàn)，使電子設(shè)計(jì)自動(dòng)化(EDA)技術(shù)大大向前推進(jìn)了一步。 Maxplus 不僅支持原理圖輸入,而且還支持VHDL、 Verilog HDL、以及AHDL等文本輸入方式，是目前應(yīng)用比較廣泛的可編程邏輯器件開發(fā)軟件。,到了90年代后期，由于

12、硬件描述語(yǔ)言的完善，尤其是相應(yīng)的編譯，測(cè)試，合成，布線等電子設(shè)計(jì)自動(dòng)化(EDA)工具軟件的發(fā)展與完善，硬件描述語(yǔ)言(HDL)終于進(jìn)入了成熟實(shí)用階段。這無(wú)疑是（數(shù)字）電路設(shè)計(jì)史上最具革命性的飛躍。自此，人們實(shí)現(xiàn)了用簡(jiǎn)明易懂的高級(jí)編程語(yǔ)言設(shè)計(jì)復(fù)雜硬件電路的夢(mèng)想。只要具備一定的硬件專門知識(shí)，就能隨心所欲地設(shè)計(jì)出功能十分強(qiáng)大的專用智能電路，實(shí)現(xiàn)了“以軟代硬”。,VHDL編程實(shí)例：以真值表為依據(jù)，采用數(shù)據(jù)流描述方式編寫的BCD七段顯示譯碼器的VHDL源代碼如下所示，其按總線顯示方式的仿真波形如圖所示。,LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY d

13、ecoder_se7v2 IS PORT( A: IN STD_LOGIC_VECTOR(3 DOWNTO 0); S: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END decoder_se7v2; ARCHITECTURE behave OF decoder_se7v2 IS,BEGIN PROCESS(A) BEGIN CASE A IS WHEN 0000 = S S S S S S S S <=1110000;,WHEN 1000 = S S S S S S S S <=0000000; END CASE; END PR

14、OCESS; END behave;,用VHDL編輯的七段譯碼器仿真波形,VHDL基礎(chǔ),一個(gè)完整的VHDL程序，或者說(shuō)設(shè)計(jì)實(shí)體，通常要求最低能為VHDL綜合器所支持，并能作為一個(gè)獨(dú)立的設(shè)計(jì)單元，即元件的形式而存在的VHDL程序。在VHDL程序中，通常包含實(shí)體（ENTITY）、結(jié)構(gòu)體（ARCHITECTURE）、配置（CONFIGURATION）、包集合（PACKAGE）和庫(kù)（LIBRARY）5個(gè)部分。其中實(shí)體和結(jié)構(gòu)體這兩個(gè)基本結(jié)構(gòu)是必需的，他們可以構(gòu)成最簡(jiǎn)單的VHDL程序。,1、實(shí)體 設(shè)計(jì)實(shí)體是VHDL語(yǔ)言設(shè)計(jì)的基本單元，簡(jiǎn)單的可以是一個(gè)與門，復(fù)雜的可以是一個(gè)微處理器或一個(gè)數(shù)字系統(tǒng)，其結(jié)構(gòu)基

15、本是一致的，都是由實(shí)體說(shuō)明和結(jié)構(gòu)體兩部分組成。實(shí)體說(shuō)明是對(duì)這個(gè)設(shè)計(jì)實(shí)體與外部電路進(jìn)行接口的描述，它規(guī)定了設(shè)計(jì)單元的輸入輸出接口信號(hào)或引腳，是設(shè)計(jì)實(shí)體對(duì)外的一個(gè)通信界面。結(jié)構(gòu)體用于描述此設(shè)計(jì)實(shí)體的邏輯結(jié)構(gòu)和邏輯功能。,實(shí)體語(yǔ)句結(jié)構(gòu)如下： ENTITY 實(shí)體名 IS GENERIC（類屬表）； PORT（端口表）； END ENTITY 實(shí)體名；,例： ENTITY or2 IS PORT（a，b：IN STD_LOGIC; C: OUT STD_LOGIC); END ENTITY or2；,注意：實(shí)體應(yīng)以語(yǔ)句“ENTITY 實(shí)體名 IS”開始，語(yǔ)句“END ENTITY 實(shí)體名；

16、”結(jié)束。 在層次化系統(tǒng)設(shè)計(jì)中，實(shí)體說(shuō)明是整個(gè)模塊或整個(gè)系統(tǒng)的輸入輸出（I/O）接口；在一個(gè)器件級(jí)的設(shè)計(jì)中，實(shí)體說(shuō)明是一個(gè)芯片的輸入輸出（I/O）。,,端口說(shuō)明（PORT） 端口為設(shè)計(jì)實(shí)體和其外部環(huán)境提供動(dòng)態(tài)通信的通道，是對(duì)基本設(shè)計(jì)單元與外部接口的描述，其功能相當(dāng)電路圖符號(hào)的外部引腳。端口可以被賦值，也可以當(dāng)做邏輯變量用在邏輯表達(dá)式中。 其一般書寫格式為： PORT （端口名 ：端口模式 數(shù)據(jù)類型； 端口名 ：端口模式 數(shù)據(jù)類型； ）；,其中端口名是設(shè)計(jì)者為實(shí)體的每一個(gè)對(duì)外通道所取的名字，通常為英文字母加數(shù)字，名字的定義有一定的慣例，如clk 表示時(shí)鐘

17、，D開頭的端口名表示數(shù)據(jù)，A開頭的端口名表示地址。端口模式是指這些通道上的數(shù)據(jù)流動(dòng)的方式，如輸入或輸出等。 端口模式有以下幾種類型： （ 1 ）輸入（IN） 允許信號(hào)進(jìn)入實(shí)體，主要用于時(shí)鐘輸入、控制輸入（如load、reset、enable、clk）和單向的數(shù)據(jù)輸入（如地址數(shù)據(jù)信號(hào)address）等。,（2）輸出（OUT） 輸出模式只允許信號(hào)離開實(shí)體，常用于計(jì)數(shù)輸出、單向數(shù)據(jù)輸出、被設(shè)計(jì)實(shí)體產(chǎn)生的控制其他實(shí)體的信號(hào)等。注意：輸出模式不能用于被設(shè)計(jì)實(shí)體的內(nèi)部反饋，因?yàn)檩敵龆丝谠趯?shí)體內(nèi)不能看做是可讀的。 （3）雙向模式（INOUT） 雙向模式允許信號(hào)雙向傳輸（既可以進(jìn)入實(shí)體，也可以離開實(shí)

18、體），雙向模式端口允許引入內(nèi)部反饋。,（4）緩沖（BUFFER） 緩沖模式允許信號(hào)輸出到實(shí)體外部，但同時(shí)也可以在實(shí)體內(nèi)部引用該端口的信號(hào)。緩沖端口既能用于輸出也能用于反饋。緩沖模式用于在實(shí)體內(nèi)部建立一個(gè)可讀的輸出端口，例如計(jì)數(shù)器輸出、計(jì)數(shù)器的現(xiàn)態(tài)用來(lái)決定計(jì)數(shù)器的次態(tài)。 端口模式可用下圖說(shuō)明，圖中方框代表一個(gè)設(shè)計(jì)實(shí)體或模塊。,在VHDL設(shè)計(jì)中，通常將輸入信號(hào)端口指定為輸入模式，輸出信號(hào)端口指定為輸出模式，而雙向數(shù)據(jù)通信信號(hào)，如計(jì)算機(jī)PCI總線的地址/數(shù)據(jù)復(fù)用總線，DMA控制器數(shù)據(jù)總線等純雙向的信號(hào)采用雙向端口模式。從端口的名稱、模式就能一目了然地指導(dǎo)信號(hào)的用途、性質(zhì)、來(lái)源和去向。,2 結(jié)

19、構(gòu)體,結(jié)構(gòu)體也叫構(gòu)造體，結(jié)構(gòu)體描述了基本設(shè)計(jì)單元（實(shí)體）的結(jié)構(gòu)、行為、元件及內(nèi)部連接關(guān)系，也就是說(shuō)它定義了設(shè)計(jì)實(shí)體的功能，規(guī)定了設(shè)計(jì)實(shí)體的數(shù)據(jù)流程，制定了實(shí)體內(nèi)部元件的連接關(guān)系。結(jié)構(gòu)體對(duì)其基本設(shè)計(jì)單元的輸入和輸出關(guān)系可用以下三種方式進(jìn)行描述，即行為描述（基本設(shè)計(jì)單元的數(shù)學(xué)模型描述）、寄存器傳輸描述（數(shù)據(jù)流描述）和結(jié)構(gòu)描述（邏輯元件連接描述）。 結(jié)構(gòu)體是對(duì)實(shí)體功能的具體描述，因此它一定要跟在實(shí)體的后面 。,結(jié)構(gòu)體一般由兩大部分組成： I對(duì)數(shù)據(jù)類型、常數(shù)、信號(hào)、子程序和元件等因素進(jìn)行說(shuō)明的部分； II描述實(shí)體的邏輯行為、以各種不同的描述風(fēng)格表達(dá)的功能描述語(yǔ)句，包括各種順序語(yǔ)句和并行語(yǔ)句。,結(jié)構(gòu)

20、體的語(yǔ)句格式為： ARCHITECTURE 結(jié)構(gòu)體名 OF 實(shí)體名 IS 定義語(yǔ)句 BEGIN 功能描述語(yǔ)句 END 結(jié)構(gòu)體名；,（1）結(jié)構(gòu)體名 結(jié)構(gòu)體名由設(shè)計(jì)者自行定義，OF后面的實(shí)體名指明了該結(jié)構(gòu)體所對(duì)應(yīng)的是哪個(gè)實(shí)體。有些設(shè)計(jì)實(shí)體有多個(gè)結(jié)構(gòu)體，這些結(jié)構(gòu)體的結(jié)構(gòu)體名不可相同，通常用dataflow（數(shù)據(jù)流）、behavior（行為）、structural（結(jié)構(gòu)）命名。這3個(gè)名稱體現(xiàn)了3種不同結(jié)構(gòu)體的描述方式，使得閱讀VHDL語(yǔ)言程序時(shí)，能直接了解設(shè)計(jì)者采用的描述方式。,（2） 結(jié)構(gòu)體信號(hào)定義語(yǔ)句 結(jié)構(gòu)體信號(hào)定義語(yǔ)句必須放在關(guān)鍵詞ARCHITECTURE和BEGIN之間，用于對(duì)結(jié)構(gòu)

21、體內(nèi)部將要使用的信號(hào)、常數(shù)、數(shù)據(jù)類型、元件、函數(shù)和過程加以說(shuō)明。需要注意的是實(shí)體說(shuō)明中定義的信號(hào)是外部信號(hào)，而結(jié)構(gòu)體定義的信號(hào)為該結(jié)構(gòu)體的內(nèi)部信號(hào)，它只能用于這個(gè)結(jié)構(gòu)體中。 結(jié)構(gòu)體中的信號(hào)定義和端口說(shuō)明一樣，應(yīng)有信號(hào)名稱和數(shù)據(jù)類型定義。因?yàn)樗莾?nèi)部連接用的信號(hào)，因此不需要方向說(shuō)明。,例：結(jié)構(gòu)體的信號(hào)定義實(shí)例。 ARCHITECTURE rtl OF muj IS SIGNAL s1：BIT SIGNAL s2，s3：STD_LOGIC_VECTOR (0 TO 3); BEGIN END rtl；,實(shí)體名,結(jié)構(gòu)體名,,,功能描述語(yǔ)句,,結(jié)構(gòu)體信號(hào)定義語(yǔ)句,,（3） 結(jié)構(gòu)

22、體功能描述語(yǔ)句 結(jié)構(gòu)體功能描述語(yǔ)句位于BEGIN和END之間，具體地描述了構(gòu)造體的行為及其連接關(guān)系。結(jié)構(gòu)體的功能描述語(yǔ)句可以含有5種不同類型的并行語(yǔ)句，如圖所示。每一語(yǔ)句結(jié)構(gòu)內(nèi)部可以使用并行語(yǔ)句，也可以是順序語(yǔ)句。,結(jié)構(gòu)體構(gòu)造圖:,圖中5種功能描述語(yǔ)句的基本組成和功能分別是： 塊語(yǔ)句是由一系列并行語(yǔ)句構(gòu)成的組合體，它的功能是將結(jié)構(gòu)體中的并行語(yǔ)句組成一個(gè)或多個(gè)子模塊。 進(jìn)程語(yǔ)句定義順序語(yǔ)句模塊，用以將從外部獲得的信號(hào)值或內(nèi)部運(yùn)算數(shù)據(jù)向其他的信號(hào)進(jìn)行賦值。 信號(hào)賦值語(yǔ)句將設(shè)計(jì)實(shí)體內(nèi)的處理結(jié)果向定義的信號(hào)或界面端口進(jìn)行賦值。 子程序調(diào)用語(yǔ)句可以調(diào)用進(jìn)程或參數(shù)，并將獲得的結(jié)果賦值于信號(hào)。 元件例化

23、語(yǔ)句對(duì)其他的設(shè)計(jì)實(shí)體做元件調(diào)用說(shuō)明，并將此元件的端口與其他元件、信號(hào)或高層實(shí)體的界面端口進(jìn)行連接。,例: 2選1數(shù)據(jù)選擇器 ENTITY mux2 IS PORT （d0，d1：IN BIT； sel：IN BIT； s：OUT BIT）； END mux2； ARCHITECTURE dataflow OF mux2 IS SIGNAL sig：BIT； BEGIN Sig <= (d0 AND sel) OR (NOT sel AND d1)； S<=sig； END dataflow；,功能描述語(yǔ)句,,信號(hào)定義語(yǔ)句（內(nèi)部信號(hào)，無(wú)方向）,,3 塊、子程序和進(jìn)程,（

24、1）塊語(yǔ)句（BLOCK） 在較大規(guī)模的電子系統(tǒng)設(shè)計(jì)中，傳統(tǒng)的硬件電路設(shè)計(jì)通常包括一張系統(tǒng)總電路原理圖和若干張子原理圖。在VHDL程序設(shè)計(jì)中，結(jié)構(gòu)體是由多個(gè)BLOCK塊構(gòu)成的，如果將結(jié)構(gòu)體比做總電路原理圖，那么，每個(gè)BLOCK塊則相當(dāng)于一張子原理圖。,BLOCK塊語(yǔ)句的結(jié)構(gòu)： 塊標(biāo)號(hào)：BLOCK 接口說(shuō)明 類屬說(shuō)明 BEGIN 并行塊語(yǔ)句 END BLOCK（塊標(biāo)號(hào)）；,例： B1： BLOCK SIGNAL s1：BIT； BEGIN s1 <= a AND b; B2： BLOCK SIGNAL s2：BIT； BEGIN

25、s2<= c AND d; B3： BLOCK BEGIN Z <= s2; END BLOCK B3; END BLOCK B2; y<= s1; END BLOCK B1;,（2）進(jìn)程（PROCESS） PROCESS結(jié)構(gòu)是最能體現(xiàn)VHDL語(yǔ)言特色的語(yǔ)句。與BLOCK語(yǔ)句一樣，利用PROCESS語(yǔ)句結(jié)構(gòu)可以描述一個(gè)功能獨(dú)立的電路。與BLOCK語(yǔ)句不同之處是，在系統(tǒng)仿真時(shí)，PROCESS結(jié)構(gòu)中的語(yǔ)句是按順序逐條向下執(zhí)行的，而不像BLOCK語(yǔ)句那樣并發(fā)執(zhí)行。一個(gè)結(jié)構(gòu)體中可以有多個(gè)并行運(yùn)行的進(jìn)程結(jié)構(gòu)，每一個(gè)進(jìn)程內(nèi)部是由一系

26、列順序語(yǔ)句來(lái)構(gòu)成的。,PROCESS語(yǔ)句的結(jié)構(gòu) 進(jìn)程標(biāo)號(hào) PROCESS （敏感信號(hào)表） IS 進(jìn)程說(shuō)明語(yǔ)句 BEGIN 順序描述語(yǔ)句 END PROCESS 進(jìn)程標(biāo)號(hào)；,注意：在多個(gè)進(jìn)程的結(jié)構(gòu)體描述中，進(jìn)程標(biāo)號(hào)是區(qū)分各個(gè)進(jìn)程的標(biāo)志。但是進(jìn)程標(biāo)號(hào)并不是必需的。單進(jìn)程以PROCESS開始，以END PROCESS結(jié)束。,例：兩輸入或非門 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY nor2_v2 IS PORT(a,b: IN STD_LOGIC; y: OUT STD_LOGIC); END nor2_v2; ARCHITEC

27、TURE behave OF nor2_v2 IS BEGIN PROCESS (a,b) VARIABLE comb : STD_LOGIC_VECTOR(1 DOWNTO 0);,-- y <= NOT（a OR b）；,BEGIN comb := a ,-- X: 不定,（3）子程序（SUBPROGRAM） VHDL程序與其他軟件語(yǔ)言程序中應(yīng)用子程序的目的是相似的，即能夠更有效地完成重復(fù)性的工作。子程序模塊是利用順序語(yǔ)句定義和完成算法的，但子程序不能像進(jìn)程那樣可以從本結(jié)構(gòu)體的其他塊或進(jìn)程結(jié)構(gòu)中讀取信號(hào)值或向信號(hào)賦值，只能通過子程序調(diào)用與子程序的界面端口進(jìn)行通信。 子程序被調(diào)

28、用時(shí)，首先要初始化，執(zhí)行處理功能后，將處理結(jié)果傳遞給主程序。子程序內(nèi)部的值不能保持，子程序返回后才能被再次調(diào)用并初始化。,子程序有兩種類型：過程（PROCEDURE）和函數(shù)（FUNCTION）。 I過程（PROCEDURE） 過程語(yǔ)句的書寫格式為： PROCEDURE 過程名（參數(shù)表）IS 說(shuō)明部分 BEGIN 過程語(yǔ)句部分 END PROCEDURE 過程名；,例：用過程語(yǔ)句設(shè)計(jì)的子程序 PROCEDURE vector_to_int (a: IN STD_LOGIC_VECTOR; x_flag: OUT BOOLEAN; q: INOUT INTEGER) IS BEGIN

29、 q := 0; x_flag := FALSE; FOR i IN aRANGE LOOP q := q*2; --*: 乘， **：乘方 IF (a (i) =1) THEN q := q+1;,--矢量轉(zhuǎn)換成整數(shù),ELSE (a (i) /=1) THEN ----- /=：不等 x_flag := TRUE; END IF; END LOOP; END vector_to_int;,這個(gè)過程名為vector_to_int實(shí)現(xiàn)將位矢量轉(zhuǎn)換成整數(shù)的功能，在過程語(yǔ)句執(zhí)行結(jié)束后，將輸入值拷貝到調(diào)用者的OUT和INOUT所定義的變量中，完成子程序和主程序之間

30、的數(shù)據(jù)傳遞。,II.函數(shù) 函數(shù)的語(yǔ)言書寫格式為： FUNCTION 函數(shù)名 （參數(shù)表） RETURN 數(shù)據(jù)類型 IS 說(shuō)明部分； BEGIN 順序語(yǔ)句； RETURN 返回變量名； END RETURN 函數(shù)名；,例: 用VHDL構(gòu)造的選擇最大值的函數(shù)程序。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; PACKAGE bpac IS FUNCTION max (a: STD_LOGIC_VECTOR; b: STD_LOGIC_VECTOR) RETURN STD_LOGIC_VECTOR; END bpac; PAC

31、KAGE BODY bpac IS FUNCTION max (a: STD_LOGIC_VECTOR; b: STD_LOGIC_VECTOR),RETURN STD_LOGIC_VECTOR IS VARIABLE tmp: STD_LOGIC_VECTOR (aRANGE); BEGIN IF (ab) THEN tmp := a; ELSE tmp := b; END IF; RETURN tmp; END; END bpac;,4 庫(kù)和程序包,庫(kù)和程序包用來(lái)描述和保留元件、類型說(shuō)明函數(shù)、子程序等，以便在其它設(shè)計(jì)中可以隨時(shí)引用這些信息，

32、提高設(shè)計(jì)效率。,(1)庫(kù)（LIBRARY） 庫(kù)是經(jīng)編譯后的數(shù)據(jù)的集合，它存放包集合定義、實(shí)體定義、結(jié)構(gòu)定義和配置定義。,庫(kù)語(yǔ)句的格式為： LIBRARY 庫(kù)名；,USE語(yǔ)句指明庫(kù)中的程序包。一旦說(shuō)明了庫(kù)和程序包，整個(gè)設(shè)計(jì)實(shí)體都可以進(jìn)入訪問或調(diào)用，但其作用范圍僅限于所說(shuō)明的設(shè)計(jì)實(shí)體。USE語(yǔ)句的使用將使所說(shuō)明的程序包對(duì)本設(shè)計(jì)實(shí)體部分或全部開放。,USE語(yǔ)句有以下兩種常用的格式： USE 庫(kù)名.程序包名.項(xiàng)目名; USE 庫(kù)名.程序包名.ALL;,第一種語(yǔ)句格式的作用是向本設(shè)計(jì)實(shí)體開放指定庫(kù)中的特定程序包內(nèi)的所選定的項(xiàng)目。 第二種語(yǔ)句格式的作用是向本設(shè)計(jì)實(shí)體開放指定庫(kù)中的特定程序包內(nèi)的所有內(nèi)容

33、。,例如： LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_1164.STD_ULOGIC; 此例中，第一個(gè)USE語(yǔ)句表明打開IEEE庫(kù)中的STD_LOGIC_1164程序包，并使程序包中的所有公共資源對(duì)本語(yǔ)句后面的VHDL設(shè)計(jì)實(shí)體程序全部開放，關(guān)鍵詞ALL代表程序包中的所有資源。第二個(gè)USE語(yǔ)句開放了程序包STD_LOGIC_1164中的STD_ULOGIC數(shù)據(jù)類型。,STD_ULOGIC ：可枚舉數(shù)據(jù)類型,注意：庫(kù)說(shuō)明語(yǔ)句的作用范圍從一個(gè)實(shí)體說(shuō)明開始到它所屬的結(jié)構(gòu)體、配置為止，當(dāng)一個(gè)源程序中出現(xiàn)

34、兩個(gè)以上實(shí)體時(shí)，兩條作為使用庫(kù)的說(shuō)明語(yǔ)句應(yīng)在每個(gè)設(shè)計(jì)實(shí)體說(shuō)明語(yǔ)句前重復(fù)書寫。,例： LIBRARY IEEE； --庫(kù)使用說(shuō)明 USE IEEE.STD_LOGIC_1164.ALL; ENTITY and IS END and； ARCHITECTURE dataflow OF and IS END dataflow;,CONFIGURATION c1 OF and IS -- （配置） AND c1; LIBRARY IEEE； --庫(kù)使用說(shuō)明 USE IEEE.STD_LOGIC_1164.ALL; ENTITY or IS CONFIGUR

35、ATION c2 OF and IS AND c2;,(2) 程序包,程序包也叫包集合，主要用來(lái)存放各個(gè)設(shè)計(jì)都能共享的數(shù)據(jù)類型、子程序說(shuō)明、屬性說(shuō)明和元件說(shuō)明等部分。設(shè)計(jì)者使用時(shí)只要用USE子句進(jìn)行說(shuō)明即可。 程序包由兩部分組成：程序包首和程序包體。,程序包的一般書寫格式如下： PACKAGE 程序包名 IS END PACKAGE 程序包名； --程序包首 PACKAGE BODY 程序包名 IS --程序包體 END PACKAGE BODY 程序包名；,例: USE STD.STD_LOGIC.ALL； PACKAGE math IS T

36、YPE tw16 IS ARRAY（0 TO 15）OF T_WLOGIC； FUNCTION add （a，b：IN tw16）RETURN tw16； FUNCTION sub （a，b：IN tw16）RETURN tw16； END math； PACKAGE BODY math IS FUNCTION vect_to_int（s：tw16）； RETURN INTEGER IS VARIBLE result：INTEGER :=0;,BEGIN FOR i IN 0 TO 7 LOOP result := result*2; IF s(i)=1THEN result

37、:= result+1 END IF; END LOOP; RETURN result; END vect_to_int; FUNCTION int_to_tw16(s:INTEGER); RETURN tw16 IS VARIBLE result: tw16; VARIBLE digit: INTEGER:=2**15; VARIBLE local: INTEGER;,BEGIN local := s; FOR i IN 15 DOWNTO 0 LOOP IF local/ digit=1 THEN Local := local- digit; ELSE result (i) :

38、=0; END IF; digit := digit/2; END LOOP; RETURN result; END int_to_tw16; FUNCTION add(a,b:IN tw16); RETURN tw16 IS VARIBLE result: INTEGER;,BEGIN result := vect_to_int (a)+ vect_to_int (b); RETURN int_to_tw16(result); END add; FUNCTION sub(a,b:IN tw16); RETURN tw16 IS VARIBLE result: INTEGER; BEGIN

39、 result := vect_to_int (a)+ vect_to_int (b); RETURN int_to_tw16(result); END sub; END math;,此例的程序包是由程序包首和程序包體兩部分組成。程序包首定義了數(shù)據(jù)類型和函數(shù)的調(diào)用說(shuō)明，程序包體中才具體描述實(shí)現(xiàn)該函數(shù)功能的語(yǔ)句和數(shù)據(jù)的賦值。這種分開描述的好處是，當(dāng)函數(shù)的功能需要做某些調(diào)整或數(shù)據(jù)賦值需要變化時(shí)，只要改變程序包體的相關(guān)語(yǔ)句就可以了，而無(wú)需改變程序包首的說(shuō)明，這樣就使得需要重新編譯的單元數(shù)目盡可能的減少了。,5 配置,在用VHDL描述硬件電路時(shí)，常常采用結(jié)構(gòu)描述方式和混合描述方式。在這兩種描述方式中，

40、常常需要將其他設(shè)計(jì)實(shí)體作為元件進(jìn)行引用，這時(shí)就需要將不同元件通過配置安裝到不同的設(shè)計(jì)實(shí)體中。VHDL提供了配置語(yǔ)句用于描述各種設(shè)計(jì)實(shí)體和元件之間連接關(guān)系以及設(shè)計(jì)實(shí)體和結(jié)構(gòu)體之間的連接關(guān)系。,(1) 默認(rèn)配置,默認(rèn)配置語(yǔ)句的基本格式為： CONFIGURATION 配置名 OF 實(shí)體名 IS FOR 選配結(jié)構(gòu)體名 END FOR END 配置名；,LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY example_v IS PORT (a : IN STD_LOGIC; b : IN STD_LOGIC; y : OUT STD_

41、LOGIC); END example_v; ARCHITECTURE and2_arc OF example_v IS BEGIN y <= a AND b; END and2_arc;,例：與、或、與非、或非、異或，5個(gè)結(jié)構(gòu)體共用一個(gè)實(shí)體。,ARCHITECTURE or2_arc OF example_v IS BEGIN y <= a OR b; END or2_arc; ARCHITECTURE nand2_arc OF example_v IS BEGIN y <= NOT(a AND b); END nand2_arc; ARCHITECTURE nor2_arc O

42、F example_v IS BEGIN y <= NOT(a OR b); END nor2_arc;,ARCHITECTURE xor2_arc OF example_v IS BEGIN y <= a XOR b; END xor2_arc; CONFIGURATION cfg1 OF example_v IS FOR and2_arc END FOR; END cfg1; CONFIGURATION cfg2 OF example_v IS FOR or2_arc END FOR; END cfg2;,CONFIGURATION cfg3 OF exam

43、ple_v IS FOR nand2_arc END FOR; END cfg3; CONFIGURATION cfg4 OF example_v IS FOR nor2_arc END FOR; END cfg4; CONFIGURATION cfg5 OF example_v IS FOR xor2_arc END FOR; END cfg5;,在上例（ example_v）中，有5個(gè)不同的結(jié)構(gòu)體，分別用來(lái)完成二輸入的邏輯與、或、與非、或非和邏輯異或的運(yùn)算操作。在程序中使用了5個(gè)默認(rèn)配置語(yǔ)句來(lái)指明設(shè)計(jì)實(shí)體example_v和哪個(gè)結(jié)構(gòu)體一起組成一個(gè)完整的設(shè)

44、計(jì)：配置語(yǔ)句cfg1將與邏輯結(jié)構(gòu)體配置給實(shí)體；cfg2將或邏輯結(jié)構(gòu)體配置給實(shí)體；cfg3將與非邏輯結(jié)構(gòu)體配置給實(shí)體；cfg4將或非邏輯結(jié)構(gòu)體配置給實(shí)體；cfg5將異或邏輯結(jié)構(gòu)體配置給實(shí)體。在進(jìn)行模擬的時(shí)候，將根據(jù)所編譯的是上面的哪個(gè)配置來(lái)決定要進(jìn)行模擬的結(jié)構(gòu)體，也就是說(shuō)最后一個(gè)被編譯的結(jié)構(gòu)體（異或邏輯）將被模擬，下圖就是異或邏輯的仿真波形。,,,異或門仿真波形,(2) 結(jié)構(gòu)體的配置,結(jié)構(gòu)體的配置主要是用來(lái)對(duì)結(jié)構(gòu)體中引用的元件進(jìn)行配置。,結(jié)構(gòu)體的配置的書寫格式： FOR :USE ENTITY .;,以1位全加器的構(gòu)成為例說(shuō)明結(jié)構(gòu)體的配置的用法:,將兩輸入與門、或門、異或門設(shè)置成通用例化元件由結(jié)

45、構(gòu)體引用。,LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY and2_v IS PORT(a: IN STD_LOGIC; b: IN STD_LOGIC; y: OUT STD_LOGIC); END and2_v; ARCHITECTURE and2_arc OF and2_v IS BEGIN y <= a AND b; END and2_arc; CONFIGURATION and2_cfg OF and2_v IS FOR and2_arc END for; END and2_cfg;,二輸入與門源代碼：,與

46、門and2_v仿真波形,LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2_v IS PORT(a: IN STD_LOGIC; b: IN STD_LOGIC; y: OUT STD_LOGIC); END or2_v; ARCHITECTURE or2_arc OF or2_v IS BEGIN y <= a OR b; END or2_arc; CONFIGURATION or2_cfg OF or2_v IS FOR or2_arc END for; END or2_cfg;,二輸入或門源代碼：,或門or2

47、_v仿真波形,LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY xor2_v IS PORT(a: IN STD_LOGIC; b: IN STD_LOGIC; y: OUT STD_LOGIC); END xor2_v; ARCHITECTURE xor2_arc OF xor2_v IS BEGIN y <= a XOR b; END xor2_arc; CONFIGURATION xor2_cfg OF xor2_v IS FOR xor2_arc END for; END xor2_cfg;,異或門源代碼：,異或

48、門xor2_v仿真波形,LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY add1_v IS PORT(A : IN STD_LOGIC; B : IN STD_LOGIC; Cin : IN STD_LOGIC; Co : OUT STD_LOGIC; S : OUT STD_LOGIC); END add1_v; ARCHITECTURE structure OF add1_v IS COMPONENT and2_v PORT(a : IN STD_LOGIC; b : IN STD_LOGIC;

49、 y : OUT STD_LOGIC); END COMPONENT;,全加器源代碼：,COMPONENT or2_v PORT(a : IN STD_LOGIC; b : IN STD_LOGIC; y : OUT STD_LOGIC); END COMPONENT; COMPONENT xor2_v PORT(a : IN STD_LOGIC; b : IN STD_LOGIC; y : OUT STD_LOGIC); END COMPONENT; SIGNAL tmp1,tmp2,tmp3 : STD_LOGIC; FOR

50、U1,U2 : xor2_v USE ENTITY work.xor2_v( xor2_arc); FOR U3,U4 : and2_v USE ENTITY work.and2_v( and2_arc); FOR U5 : or2_v USE ENTITY work.or2_v( or2_arc);,BEGIN U1 : xor2_v PORT MAP(A,B,tmp1); U2 : xor2_v PORT MAP(tmp1,Cin,S); U3 : and2_v PORT MAP(tmp1,Cin,tmp2); U4 : and2_v PORT MAP(A,B,tm

51、p3); U5 : or2_v PORT MAP(tmp2,tmp3,Co); END structure;,全加器add1_v仿真波形,實(shí)際上如果僅僅要構(gòu)成1位全加器，采用行為描述方式只需幾條邏輯語(yǔ)句即可。,LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY add1_v IS PORT(A : IN STD_LOGIC; B : IN STD_LOGIC; Cin : IN STD_LOGIC; Co : OUT STD_LOGIC; S : OUT STD_LOGIC); END add1_v; ARCHITECT

52、URE structure OF add1_v IS BEGIN S <= A XOR B XOR Cin; Co <= (A XOR B) AND Cin OR (A AND B); END structure;,全加器add1_v仿真波形,MAXPLUSII基本操作,電路模擬,以SPICE為例 電路模擬的基本功能 軟件基本結(jié)構(gòu) 電路描述,電路模擬的基本功能,可處理的元器件：電阻、電容、電感、互感、獨(dú)立電流源、電壓源、傳輸線、四種受控源、四種器件（二極管、雙極管、結(jié)型場(chǎng)效應(yīng)管、MOS）等 可完成的分析功能： 直流分析：典型的是求解直流轉(zhuǎn)移特性(.DC)，輸入加掃描電壓或電流，求輸出和其他節(jié)

53、點(diǎn)（元件連接處）電壓或支路電流；還有 .TF、.OP、.SENSE 交流分析(.AC)：以頻率為變量，在不同的頻率上求出穩(wěn)態(tài)下輸出和其他節(jié)點(diǎn)電壓或支路電流的幅值和相位。噪聲分析和失真分析,瞬態(tài)分析(.TRAN)：以時(shí)間為變量，輸入加隨時(shí)間變化的信號(hào)，計(jì)算輸出和其節(jié)點(diǎn)電壓或支路電流的瞬態(tài)值。 溫度特性分析(.TEMP)：不同溫度下進(jìn)行上述分析，求出電路的溫度特性 電路模擬軟件的基本結(jié)構(gòu) 五部分組成：輸入處理、元器件模型處理、建立電路方程、方程求解和輸出處理,電路模擬軟件的基本結(jié)構(gòu),輸入處理：主要完成對(duì)輸入文件進(jìn)行編譯，詞法語(yǔ)法檢查、存儲(chǔ)輸入數(shù)據(jù)、其他（元件預(yù)處理等） 模型處理：元器件的數(shù)學(xué)模型

54、：用數(shù)學(xué)公式描述器件的電流電壓特性、與物理參數(shù)和工藝參數(shù)的關(guān)系 主要是非線性元件的模型：如MOS、BJT、二極管等 這些模型編入模型庫(kù)，可調(diào)用；也可自行定義后加 入模型庫(kù),電路模擬軟件的基本結(jié)構(gòu)（續(xù)）,建立電路方程 根據(jù)電路結(jié)構(gòu)、元件參數(shù)、分析要求，建立方程 依據(jù)的基本原理是歐姆定律和基爾霍夫定律（解釋） 建立的方法很多，以節(jié)點(diǎn)法為例 方程求解 數(shù)值解法：線性代數(shù)方程組解法、非線性方程組解法、常微分方程組解法 線性電路的直流分析：選主元的高斯消去法或LU分解法 非線性電路的直流分析：對(duì)非線性元件進(jìn)行線性化處理,迭代方法 交流分析：線性電路、非線性電路，處理同上 瞬態(tài)分析：常微分方程組，通過數(shù)值

55、積分轉(zhuǎn)換 輸出處理：選擇輸出內(nèi)容和輸出方式（表格和曲線）,電路描述,較大規(guī)模電路，一般用電路圖輸入，相應(yīng)的編譯程序轉(zhuǎn)換為電路描述語(yǔ)言再進(jìn)行模擬。 電路描述語(yǔ)言：描述電路結(jié)構(gòu)、元件參數(shù)、器件模型、電路運(yùn)行環(huán)境、分析類型和輸出要求等 電路描述前首先要畫好電路圖，節(jié)點(diǎn)編號(hào)（接地節(jié)點(diǎn)零號(hào)，其他正整數(shù)） SPICE的描述語(yǔ)言： 電路拓?fù)洌ňW(wǎng)表） 采用模型（元件屬性） 仿真內(nèi)容控制,電路描述舉例,,CMOS INVERTER DC TRANS. CHARACTERISTICS VCC 2 0 5 VIN 1 0 M1 3 1 2 2 MOD1 L=2U W=18U M2 3 1 0 0 MOD2 L=2U W=10U .MODEL MOD1 PMOS LEVEL=3 VTO= 1 NSUB=2E15 UO=166 .MODEL MOD2 NMOS LEVEL=3 VTO=1 NSUB=2E15 UO=550 .DC VIN 0 5 0.1 .PLOT DC V(3) .END,元件語(yǔ)句： 元件名 與之相連的節(jié)點(diǎn)號(hào)（D，G，S，G） 元件參數(shù)(模型名，模型語(yǔ)句與元件語(yǔ)句分開),