《微電子學(xué)概論》--Cha.ppt

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1、第 五 章集成電路設(shè)計,集成電路設(shè)計與制造的主要流程框架,集成電路的設(shè)計過程： 設(shè)計創(chuàng)意 + 仿真驗證,設(shè)計業(yè),引 言,半導(dǎo)體器件物理基礎(chǔ)：包括PN結(jié)的物理機制、雙極管、MOS管的工作原理等 器件 小規(guī)模電路 大規(guī)模電路 超大規(guī)模電路 甚大規(guī)模電路 電路的制備工藝：光刻、刻蝕、氧化、離子注入、擴散、化學(xué)氣相淀積、金屬蒸發(fā)或濺射、封裝等工序 集成電路設(shè)計：另一重要環(huán)節(jié)，最能反映人的能動性 結(jié)合具體的電路，具體的系統(tǒng)，設(shè)計出各種各樣的電路,,,,,,掌握正確的設(shè)計方法，可以以不變應(yīng)萬變，隨著電路規(guī)模的增大，計算機輔助設(shè)計手段在集成電路設(shè)計中起著越來越重要的作用,什么是集

2、成電路？(相對分立器件組成的電路而言) 把組成電路的元件、器件以及相互間的連線放在單個芯片上，整個電路就在這個芯片上，把這個芯片放到管殼中進行封裝，電路與外部的連接靠引腳完成。 什么是集成電路設(shè)計？ 根據(jù)電路功能和性能的要求，在正確選擇系統(tǒng)配置、電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計規(guī)則的情況下，盡量減小芯片面積，降低設(shè)計成本，縮短設(shè)計周期，以保證全局優(yōu)化，設(shè)計出滿足要求的集成電路。,設(shè)計的基本過程 （舉例） 功能設(shè)計 邏輯和電路設(shè)計 版圖設(shè)計 集成電路設(shè)計的最終輸出是掩膜版圖，通過制版和工藝流片可以得到所需的集成電路。 設(shè)計與制備之間的接口：版圖,主要內(nèi)容,IC設(shè)計特點及設(shè)計信息描述 典型設(shè)計

3、流程 典型的布圖設(shè)計方法及可測性設(shè)計技術(shù),5.1 設(shè)計特點和設(shè)計信息描述,一、 設(shè)計特點(與分立電路相比) 1. 對設(shè)計正確性提出更為嚴格的要求 設(shè)計的正確性是IC設(shè)計中最基本的要求。IC設(shè)計一旦完成并送交制造廠生產(chǎn)后，再發(fā)現(xiàn)有錯誤，就需要重新制版、重新流片，這會造成巨大的損失。因此，要保證100的設(shè)計正確性。 2. 測試問題 集成電路外引出端的數(shù)目不可能與芯片內(nèi)器件的數(shù)目同步增加，這就增加了從外引出端檢測內(nèi)部電路功能的困難，兼之內(nèi)部功能的復(fù)雜性，在進行集成電路設(shè)計時，必須采用便于檢測的電路結(jié)構(gòu)，并需要對電路的自檢功能進行考慮。,3. 版圖設(shè)計：布局布線 布局、布線等版圖設(shè)計過程是集成

4、電路設(shè)計中所特有的。只有最終生成設(shè)計版圖，通過制作掩膜版、工藝流片，才能真正實現(xiàn)集成電路的各種功能。而布局、布線也是決定電路性能與芯片面積的主要因素之一，對高速電路和低功耗電路尤為如此。 4. 分層分級設(shè)計(Hierarchical design)和模塊化設(shè)計 高度復(fù)雜電路系統(tǒng)的要求 什么是分層分級設(shè)計？,集成電路在一個芯片上集成了數(shù)以萬計的器件，這些器件既要求相互隔離又要求按一定功能相互連接，而且，還需要考慮設(shè)計提出、設(shè)計驗證及設(shè)計實現(xiàn)過程中所包含的各方面因素。因此，無論是功能設(shè)計、邏輯與電路設(shè)計還是版圖設(shè)計，都不可能把幾十萬個以上的器件作為一個層次來處理，必須采用分層分級設(shè)計和模塊化設(shè)計

5、 將一個復(fù)雜的集成電路系統(tǒng)的設(shè)計問題分解為復(fù)雜性較低的設(shè)計級別，這個級別可以再分解到復(fù)雜性更低的設(shè)計級別；這樣的分解一直繼續(xù)到使最終的設(shè)計級別的復(fù)雜性足夠低，也就是說，能相當(dāng)容易地由這一級設(shè)計出的單元逐級組織起復(fù)雜的系統(tǒng)。 一般來說，級別越高，抽象程度越高；級別越低，細節(jié)越具體。,從層次和域表示分層分級設(shè)計思想,域：行為域：集成電路的功能 結(jié)構(gòu)域：集成電路的邏輯和電路組成 物理域：集成電路掩膜版的幾何特性和物理特性的具體實現(xiàn) 層次：系統(tǒng)級、算法級、寄存器傳輸級(也稱RTL級)、 邏輯級與電路級,從層次和域方面表示的電路的分層分級設(shè)計,5. 設(shè)計過程計算機化 計算機在集成電路設(shè)計中

6、的作用是不可取代的。如果說集成電路在最初發(fā)展階段可以用手工進行設(shè)計的話。那麼，隨著電路規(guī)模和電路復(fù)雜度的增大，如今集成電路設(shè)計離開計算機輔助設(shè)計是無法實現(xiàn)的。 目前，實際上計算機輔助設(shè)計軟件及工具幾乎滲透了VLSI設(shè)計的各個步驟中，這些軟件除了工藝和器件模擬軟件外，通常我們稱之為EDA軟件： 工藝模擬(TSUPREM-IV)、器件模擬(Medici)、 電路模擬(HSPICE/PSPICE/SMARTSPICE)、 邏輯驗證(Verilog/VHDL、formal Check)、 版圖驗證及參數(shù)提取(Dracula/Diva、Calibre、Herculesa、StarRCXT)、 布局/布線

7、工具(Silicon Ensemble、Apollo、Astro)、 綜合工具(Design Compiler、Ambit、Synplicicy、LEONARDO)、 計算機輔助設(shè)計(Cadence IC、Synopsys、MentorGraphic)、 版圖編輯生成(Virtuso、Ledit)、......。 EDA軟件除了IC設(shè)計軟件外，還包括系統(tǒng)設(shè)計和PCB設(shè)計的軟件。,二、設(shè)計信息描述,,舉例：x=ab+ab；CMOS與非門；CMOS反相器版圖,集成電路設(shè)計信息的描述主要有圖形描述和語言描述等方式。見下表,什么是版圖？一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同

8、的圖案來表示。 版圖與所采用的制備工藝緊密相關(guān),層次化、結(jié)構(gòu)化設(shè)計,假設(shè)要設(shè)計一個4位加法器，不同的設(shè)計域和不同的設(shè)計層次有不同的設(shè)計描述 1。 行為描述： 行為描述可以用布爾方程，輸入輸出值表，也可用標(biāo)準的高級計算機語言或特殊的硬件描述語言（HDL）寫成算法，后者包括VHDL、Verilog。 在行為域中有許多抽象的級別，包括算法、RTL和布爾方程式等。隨著這些級別的降低，越來越多的有關(guān)具體實現(xiàn)的信息變得明顯起來。,算法級： s<=a+b; RTL級： Si=(aibi)ci Ci+1=aibi + ci(ai+bi) i=0, 1, 2, 3,使用verilog語言： module

9、add4(a, b, c, s, co); input 3:0 a, b; input c; output 3:0 s; reg 3:0 s; output co; reg 1:0 i; reg 4:0 carry; always(a or b or carry) begin carry0=c; for(i=0;i<=3;i=i+1) begin si=aibicarryi; carryi+1=ai endmodule,2。結(jié)構(gòu)描述： 一個結(jié)構(gòu)描述說明的是元件是如何連接起來完成某一功能（或指定的行為）。通常這種描述就是模塊的列表和它們的連接關(guān)系。 在結(jié)構(gòu)域，抽象層次包括模塊級、門

10、級、開關(guān)級和電路級，從高到低逐級展示更多的實現(xiàn)細節(jié)。,,4位加法器的結(jié)構(gòu)描述：,一位加法器結(jié)構(gòu)圖,與非門的晶體管級結(jié)構(gòu)圖,,結(jié)構(gòu)描述的層次關(guān)系：,,物理描述： 一個電路的物理描述是用來說明怎樣構(gòu)造詳細的元件來產(chǎn)生所要求的結(jié)構(gòu)，完成所要求的功能的。在IC工藝中，物理描述的最低層次是光刻的掩膜信息，也就是各種不同層的版圖，它是制造過程中各種工藝步驟所需要的。,4位加法器的物理描述,,,,,,,,A,Out,GND,,,,,,,,,,,,,,B,,,,,,,,In,Out,GND,,,,,,,,,2輸入與非門版圖,反相器版圖,4位加法器的物理描述,一位全加器標(biāo)準單元版圖,,4位加法器的物理描述,5.

11、2 設(shè)計流程,理想的設(shè)計流程(自頂向下：TOP-DOWN）主要包括三個階段：系統(tǒng)功能設(shè)計，邏輯和電路設(shè)計，版圖設(shè)計,理想的集成電路設(shè)計流程,如圖是一種理想情況的設(shè)計流程圖，由于缺少有效的EDA（Electronic Design Automatic)工具，這種技術(shù)至今難以真正付諸實現(xiàn)。目前的硅編譯器（silicon compiler）是設(shè)計自動化程度較高的一種設(shè)計技術(shù)。 (可從算法級、RTL級向下，直接得到掩膜版圖），但真正實用的硅編譯器還很少。,,實際的分層分級設(shè)計流程,典型的實際設(shè)計流程,需要較多的人工干預(yù) 某些設(shè)計階段無自動設(shè)計軟件，通過模擬分析軟件來完成設(shè)計 各級設(shè)計需要驗證,1、系統(tǒng)

12、功能設(shè)計（最高層級設(shè)計） 目標(biāo)：實現(xiàn)系統(tǒng)功能，滿足基本性能要求 過程：功能塊劃分，RTL級描述，行為仿真 功能塊劃分(人為，極富經(jīng)驗性) RTL（寄存器傳輸級）描述（RTL級VHDL、Verilog、 C/C++、Matlab、Verilog-AMS、SystemC等) RTL級行為仿真：總體功能和時序是否正確（各種語言仿真器、SPW、CoCentric等）,,,功能塊劃分原則： 既要使功能塊之間的連線盡可能地少，接口清晰，又要求功能塊規(guī)模合理，便于各個功能塊各自獨立設(shè)計。同時在功能塊最大規(guī)模的選擇時要考慮設(shè)計軟件可處理的設(shè)計級別,算法級：包含算法級綜合：將算法級描述轉(zhuǎn)換到

13、 RTL級描述 綜 合： 通過附加一定的約束條件從高一級設(shè) 計層次直接轉(zhuǎn)換到低一級設(shè)計層次的過程 邏輯級：較小規(guī)模電路,實際設(shè)計流程,系統(tǒng)功能設(shè)計 輸出：語言或功能圖 軟件支持：多目標(biāo)多約束條件優(yōu)化問題 無自動設(shè)計軟件 仿真軟件：VHDL/Verilog仿真器，SystemC仿真器，C/C++，Matlab,2、邏輯和電路設(shè)計 概念：確定滿足一定邏輯或電路功能的由邏輯或電路單元組成的邏輯或電路結(jié)構(gòu)； 輸出：RTL描述、邏輯電路圖、網(wǎng)表等； 一般分數(shù)字電路和模擬電路設(shè)計； 不同的電路、不同的工藝條件所采用的設(shè)計流程會各不相同； 過程： A.數(shù)字電路：RTL級描述 邏輯綜合(Sy

14、nopsys,Ambit) 邏輯網(wǎng)表 邏輯模擬與驗證，時序分析和優(yōu)化 難以綜合的：人工設(shè)計后進行原理圖輸入，再進行 邏輯模擬,,,,數(shù)字電路設(shè)計流程:,Verilog-XL NC-Verilog Modelsim ActiveHDL VCS VSS,Design Compiler、 Ambit、 Leonardo、 Synplicity、 Physical Compiler,STA(Static Timing Analyze),電路實現(xiàn)(包括滿足電路性能要求的電路結(jié)構(gòu)和元件參數(shù))： 調(diào)用單元庫完成； 沒有單元庫支持：對各單元進行電路設(shè)計，通過電路模擬與分析，預(yù)測電路的直流、交流、瞬態(tài)等

15、特性，之后再根據(jù)模擬結(jié)果反復(fù)修改器件參數(shù)，直到獲得滿意的結(jié)果。由此可形成用戶自己的單元庫； 單元庫：一組單元電路的集合； 經(jīng)過優(yōu)化設(shè)計、并通過設(shè)計規(guī)則檢查和反復(fù)工藝驗證，能正確反映所需的邏輯和電路功能以及性能，適合于工藝制備，可達到最大的成品率。 單元庫由廠家(Foundary)提供，也可由用戶自行建立。,B. 模擬電路：尚無良好的綜合軟件 RTL級仿真通過后，根據(jù)設(shè)計經(jīng)驗進行電路設(shè)計 原理圖輸入 電路模擬與驗證 模擬單元庫 原理圖輸入工具：Composer(Cadence)、 ViewDraw(ViewLogic)、Sedit(Tanner)、 電路模擬工具：Hspic

16、e(Avanti/Synopsys)、 Spectre/Pspice(Cadence)、SmartSpice(Silvaco)、StarSim/Nanosim(Synopsys),,邏輯和電路設(shè)計的輸出：網(wǎng)表（元件及其連接關(guān)系）或邏輯圖、電路圖。 軟件支持：原理圖軟件、邏輯綜合、邏輯模擬、電路模擬、時序分析等軟件 (EDA軟件系統(tǒng)中已集成)。 全球著名的EDA軟件Vender： Cadence Synopsys(Avanti) Mentor Graphic(Innoveda) Magma、Synplify、Aldec、Silvaco、Tanner、Novas等 國內(nèi)EDA軟件：Panda(華大

17、)、北理工的VHDL仿真器； FPGA廠商提供的EDA軟件： Xilinx公司：ISE系列 Altera公司：Quartus II系列,3. 版圖設(shè)計 概念：根據(jù)邏輯與電路功能和性能要求以及工藝水平要求來設(shè)計光刻用的掩膜版圖， IC設(shè)計的最終輸出。 什么是版圖？一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來表示，對應(yīng)于光刻的掩膜版。 版圖與所采用的制備工藝緊密相關(guān),版圖設(shè)計過程：由底向上過程 主要是布局布線過程 布局：將模塊安置在芯片的適當(dāng)位置，滿足一定目標(biāo)函數(shù)。對級別最低的功能塊，是指根據(jù)連接關(guān)系，確定各單元的位置，級別高一些的，是分配較低級別功能塊的位置，

18、使芯片面積盡量小。 布線：根據(jù)電路的連接關(guān)系（連接表）在指定區(qū)域（面積、形狀、層次）百分之百完成連線。布線均勻，優(yōu)化連線長度、保證布通率。,版圖設(shè)計過程: 大多數(shù)基于單元庫實現(xiàn) （1）軟件自動轉(zhuǎn)換到版圖，可人工調(diào)整（規(guī)則芯片） （2）布圖規(guī)劃（floor planning)工具 布局布線工具（place速度較低；功耗較大。,4. 門海技術(shù),門海設(shè)計技術(shù)：一對不共柵的P管和N管組成的基本單元鋪滿整個芯片，布線通道不確定（可將基本單元鏈改成無用器件區(qū)走線），宏單元連線在無用器件區(qū)上進行 提出了“無通道”概念的門海結(jié)構(gòu)，單元四周均可布線，而且布線通道可調(diào) 門利用率高，集成密度大，布線靈活，保證

19、布線布通率 仍有布線通道，增加通道是單元高度的整數(shù)倍，布線通道下的晶體管不可用,,門海(Sea-of-Gate),隨機邏輯,Memory Subsystem,,,LSI Logic LEA300K (0.6 mm CMOS),基本單元,5. 設(shè)計方法,激光掃描陣列：特殊的門陣列設(shè)計方法 對于一個特殊結(jié)構(gòu)的門陣列母片，片上晶體管和邏輯門之間都有電學(xué)連接，用專門的激光掃描光刻設(shè)備切斷不需要連接處的連線，實現(xiàn)ASIC(專用途集成電路)功能。 只需一步刻鋁工藝，加工周期短； 采用激光掃描曝光，省去了常規(guī)門陣列方法中的制版工藝。但制備時間較長。 一般用于小批量(2002000塊)ASIC的制造,二、標(biāo)

20、準單元設(shè)計方法（SC方法）1. 標(biāo)準單元設(shè)計方法,一種庫單元設(shè)計方法，屬基于單元的布圖方法 需要全套掩膜版：定制方法 概念：從標(biāo)準單元庫中調(diào)用事先經(jīng)過精心設(shè)計的邏輯單元，并排列成行，行間留有可調(diào)整的布線通道，再按功能要求將各內(nèi)部單元以及輸入/輸出單元連接起來，形成所需的專用電路 芯片布局：芯片中心是單元區(qū)，輸入/輸出單元和壓焊塊在芯片四周，基本單元具有等高不等寬的結(jié)構(gòu)，布線通道區(qū)沒有寬度的限制，利于實現(xiàn)優(yōu)化布線。,一種典型的標(biāo)準單元陣列的版圖布局,標(biāo)準單元庫：標(biāo)準單元庫中的單元是用人工優(yōu)化設(shè)計的，力求達到最小的面積和最好的性能，完成設(shè)計規(guī)則檢查和電學(xué)驗證 描述電路單元在不同層級的屬性的一組數(shù)據(jù)

21、 邏輯符號（L）：單元名稱與符號、I/O端：用于邏輯圖 功能描述 電路結(jié)構(gòu)、電學(xué)指標(biāo) 拓撲版圖（O）：拓撲單元名、單元寬度高度、I/O位置及名稱 掩膜版圖（A） 舉例： 不同設(shè)計階段調(diào)用不同描述,單元名稱與符號、I/O端,拓撲單元名、單元寬度高度、I/O位置及名稱,標(biāo)準單元庫主要包括 與非門、或非門、觸發(fā)器、鎖存器、移位寄存器 加法器、乘法器、除法器、算術(shù)運算單元、FIFO等較大規(guī)模單元 模擬單元模塊：振蕩器、比較器等 同一功能的單元有幾種不同的類型，視應(yīng)用不同選擇。例如，反相器可以有輸出級、輸入級、緩沖級，輸出級的反相器需要考慮驅(qū)動，而輸入級則不需要作此考慮。,2. 標(biāo)準單元設(shè)計,基本排

22、列形式：雙邊I/O、單邊I/O、連線單元（單層布線中用得較多、跨單元連線）,走線： 電源和地線一般要求從單元左右邊進出，信號端從上下進出。可以在單元內(nèi)部或單元邊界 電源線可以放在單元外，在布線通道內(nèi)，便于根據(jù)單元功率要求調(diào)整寬度，從各單元引出端口 電源線水平金屬線，信號線用第二層金屬或垂直多晶硅線，單元內(nèi)部連線用第一層金屬和多晶硅， 單元之間連線在走線通道內(nèi),單元拼接 保證阱區(qū)能 連接上 單元高度：器件寬度，（考慮最小延遲，最省面積，足夠高度以保證電源線、地線、單元內(nèi)部連線）,,SC方法設(shè)計流程與門陣列類似,SC方法設(shè)計流程與門陣列類似 SC方法特點： 需要全套掩膜版，屬于定制設(shè)計方法

23、 門陣列方法：合適的母片，固定的單元數(shù)、壓焊塊數(shù)和通道間距 標(biāo)準單元方法：可變的單元數(shù)、壓焊塊數(shù)、通道間距，布局布線的自由度增大 較高的芯片利用率和連線布通率 依賴于標(biāo)準單元庫，SC庫建立需較長的周期和較高的成本，尤其工藝更新時 適用于中批量或者小批量但是性能要求較高的芯片設(shè)計,SC方法目前已經(jīng)成為當(dāng)今ASIC設(shè)計應(yīng)用最廣泛的設(shè)計方法；Why？ 1. SC方法可以100%充分利用硅片的面積，100%的利用I/O Pad； 2. SC方法可以兼顧電路的性能，布局布線的自由度很大； 3. 由于Foundry可以為其客戶提供高質(zhì)量的標(biāo)準單元庫，因此建庫對于設(shè)計者來說已經(jīng)不是一個很大的問題。,3. 積

24、木塊設(shè)計方法： BBL方法（通用單元設(shè)計方法）,布圖特點：任意形狀的單元（一般為矩形或“L”型）、任意位置、無布線通道( 根據(jù)需要分配) BBL單元：單元規(guī)模一般比SC單元大，如較大規(guī)模的功能塊（如ROM、RAM、ALU或模擬電路單元等），單元可以用GA、SC、PLD或全定制方法設(shè)計，設(shè)計好的單元存入庫內(nèi),設(shè)計過程：可以基于Foundry提供的單元庫，更提倡用自己的單元庫 平面布置：影響延遲的單元靠近安放 軟件預(yù)估性能 詳細布圖 后仿真,,,,,,,,BBL方法特點：較大的設(shè)計自由度，可以在版圖和性能上得到最佳的優(yōu)化 布圖算法發(fā)展中：通道不規(guī)則，連線

25、端口在單元四周，位置不規(guī)則,積木塊設(shè)計方法： BBL方法,三、可編程邏輯器件設(shè)計方法（PLD方法）,概念：用戶通過生產(chǎn)商提供的通用器件自行進行現(xiàn)場編程和制造，或者通過對與或矩陣進行掩膜編程，得到所需的專用集成電路 編程方式： 現(xiàn)場編程：采用熔斷絲、電寫入等方法對已制備好的PLD器件實現(xiàn)編程，不需要微電子工藝，利用相應(yīng)的開發(fā)工具就可完成設(shè)計，有些PLD可多次擦除，易于系統(tǒng)和電路設(shè)計。 掩膜編程：通過設(shè)計掩膜版圖來實現(xiàn)所需的電路功能，但由于可編程邏輯器件的規(guī)則結(jié)構(gòu)，設(shè)計及驗證比較容易實現(xiàn)。,可編程邏輯器件分類 ROM、EPROM、EEPROM、PLA、PAL、GAL 1。 可編程邏輯陣列（PLA

26、）：實現(xiàn)數(shù)字邏輯 基本思想：組合邏輯可以轉(zhuǎn)換成與-或邏輯，由輸入變量組成“與”矩陣，并將其輸出饋入到“或”矩陣，設(shè)計人員通過對與或矩陣進行編程處理，得到所需要的邏輯功能。 基本結(jié)構(gòu)：,PLA基本結(jié)構(gòu),將“與”矩陣或“或”矩陣的格點上是否有晶體管作為選擇，編程出任意邏輯。采用不規(guī)則的晶體管位置實現(xiàn)一定的邏輯，但晶體管可能的位置是規(guī)則的，晶體管的選擇可以通過對PLA器件的電編程實現(xiàn)，如：如果PLA格點上MOS管的柵極用熔絲連接，對不需要MOS管的位置通以較大的脈沖電流，將熔絲熔斷，則該格點不連通，從而實現(xiàn)編程。,PLA結(jié)構(gòu),PLA的內(nèi)部結(jié)構(gòu)在簡單PLD中有最高的靈活性。 PLA處理邏輯功能較靈活，

27、但比較浪費，編程工具花費也大,舉例： 盡量采用“或非”門,2X4X2 PLA的電路結(jié)構(gòu)（其中箭頭代表接地）,2. 可編程陣列邏輯(PAL)和通用陣列邏輯(GAL),PAL：固定或矩陣（饋入“或”門八個輸入端即可滿足邏輯組合要求），可編與矩陣（輸入項可增多） 結(jié)構(gòu)簡化、工藝簡單 現(xiàn)場編程,一次編程(熔絲工藝) 不同輸出結(jié)構(gòu)選用不同的PAL器件, 例如可編程I/O組合型、有寄存器反饋的寄存器型,GAL：邏輯陣列結(jié)構(gòu)與PAL類似，固定或矩陣： 浮柵工藝：控制柵上施加足夠高的電壓且漏端接地時，浮柵上將存儲負電荷，當(dāng)控制柵接地而漏端加適當(dāng)?shù)恼妷簳r，浮柵將放電，實現(xiàn)了電編程；具有不揮發(fā)性，掉電后不用重新

28、編程 提高可編程速度和器件速度 電擦寫，可重復(fù)編程，不需要窗口式的封裝 輸出邏輯單元有一些考慮：可編程可重新配置，可適應(yīng)不同系統(tǒng)需要 具有安全保護單元,外界無法從器件中讀出二進制編程編碼 編程方式：現(xiàn)場編程,PLA、PAL、GAL的設(shè)計流程： 功能、邏輯設(shè)計 網(wǎng)表 編程文件 PLD器件 設(shè)計周期短，設(shè)計效率高，有些可多次擦除，適合新產(chǎn)品開發(fā),,,,,編程軟件,硬件編程器,PAL 和GAL的器件密度較低，幾百門 近年來出現(xiàn)高密度可編程邏輯器件HDPLD、 系統(tǒng)內(nèi)編程邏輯器件IS-PLD Lattice的 pLSI1000,2000,3000系列，14000門 HDPLD：

29、集總布線區(qū)（GRP：global routing pool）：用于內(nèi)部邏輯連接 四周通用邏輯塊（GLB）、 輸出布線區(qū)（ORP：GLB輸出 與管腳之間互連）輸入總線IB 可實現(xiàn)高速控制器等， DSP、數(shù)據(jù)加密等子系統(tǒng),系統(tǒng)內(nèi)編程邏輯器件IS-PLD（in system-programmable logic device ）：帶串行接口及使能端（用作串口或正常信號端） 串行口：數(shù)據(jù)輸入、數(shù)據(jù)輸出、時鐘、模式選擇 具有GAL和HDPLD的可編程、再配置功能 可編程、再配置在系統(tǒng)內(nèi)或PCB板上進行 消除管腳多次彎曲 易于進行電路版級測試 一塊電路板有不同功能：硬件軟件化,四、現(xiàn)場可編程門陣列(FPG

30、A)（邏輯單元陣列）,集成度高，使用靈活，引腳數(shù)多(可多達100多條)，可以實現(xiàn)更為復(fù)雜的邏輯功能 不是與或結(jié)構(gòu)，以可配置邏輯功能塊（configurable logic block）排成陣列，功能塊間為互連區(qū)，輸入/輸出功能塊IOB 可編程的內(nèi)部連線：特殊設(shè)計的通導(dǎo)晶體管和可編程的開關(guān)矩陣 CLB、IOB的配置及內(nèi)連編程通過存儲器單元陣列實現(xiàn) 結(jié)構(gòu) 邏輯單元陣列結(jié)構(gòu)（LCA） 可配置的邏輯塊（CLB）、I/O功能塊（IOB）、互連區(qū) 復(fù)合PLD結(jié)構(gòu)（CPLD）：PLD邏輯塊和互連區(qū),FPGA結(jié)構(gòu)原理圖,內(nèi)部結(jié)構(gòu)稱為LCA（Logic Cell Array）由三個部分組成： 可編程邏輯塊（CL

31、B） 可編程輸入輸出模塊（IOB） 可編程內(nèi)部連線（PIC）,CLB包含多 個邏輯單元,PIC,IOB,不是與或結(jié)構(gòu)，以可配置邏輯功能塊（configurable logic block）排成陣列，功能塊間為互連區(qū)，四周為輸入/輸出功能塊IOB,可編程的內(nèi)部連線：特殊設(shè)計的通導(dǎo)晶體管和可編程的開關(guān)矩陣,LCA結(jié)構(gòu)示意圖,CLB、IOB的配置及內(nèi)連編程通過存儲器單元陣列實現(xiàn),邏輯單元內(nèi)部結(jié)構(gòu),,查找表的基本原理,N個輸入的邏輯函數(shù)需要2的N次方的容量的SRAM來實現(xiàn)，一般多個輸入的查找表采用多個邏輯塊級連的方式,,查找表的基本原理,N個輸入的邏輯函數(shù)需要2的N次方的容量的SRAM來實現(xiàn)，一般多于

32、輸入的查找表采用多個邏輯塊級連的方式,CPLD內(nèi)部結(jié)構(gòu)（Altera的MAX7000S系列）,邏輯陣列模塊,I/O單元,連線資源,邏輯陣列模塊中包含多個宏單元,宏單元內(nèi)部結(jié)構(gòu),乘積項邏輯陣列,乘積項選擇矩陣,可編程 觸發(fā)器,如何實現(xiàn)功能？,存儲器單元陣列中裝入配置程序 存儲器單元陣列中各單元狀態(tài) 控制CLB的可選配置端、多路選擇端 控制IOB的可選配置端 控制通導(dǎo)晶體管的狀態(tài)和開關(guān)矩陣的連接關(guān)系,,,被控制端或互連點與存儲器單元一一對應(yīng),LCA結(jié)構(gòu)FPGA的設(shè)計流程：軟件開發(fā)系統(tǒng)XACT,,現(xiàn)場編程 XILINX：用SRAM存儲內(nèi)容控制互連：允許修改 配置程序 存儲器單元陣列中各單

33、元狀態(tài)控制CLB的可選配置端、多路選擇端 控制IOB的可選配置端 控制通導(dǎo)晶體管的狀態(tài)和開關(guān)矩陣的連接關(guān)系 ACTEL：可熔通的點，不可逆，易于保密 適用：200塊以下的原型設(shè)計,PLD和FPGA設(shè)計方法的特點 現(xiàn)場編程： 功能、邏輯設(shè)計 網(wǎng)表 編程文件 PLD器件 掩膜編程：PLA版圖自動生成系統(tǒng)，可以從網(wǎng)表直接得到掩膜版圖 設(shè)計周期短，設(shè)計效率高，有些可多次擦除，適合新產(chǎn)品開發(fā),,,,編程軟件,硬件編程器,,,FPGA與CPLD的區(qū)別(1),FPGA與CPLD的區(qū)別(2),FPGA采用SRAM進行功能配置，可重復(fù)編程，但系統(tǒng)掉電后，SRAM中的數(shù)據(jù)丟失。因此，需在FPG

34、A外加EPROM，將配置數(shù)據(jù)寫入其中，系統(tǒng)每次上電自動將數(shù)據(jù)引入SRAM中。 CPLD器件一般采用EEPROM存儲技術(shù)，可重復(fù)編程，并且系統(tǒng)掉電后，EEPROM中的數(shù)據(jù)不會丟失，適于數(shù)據(jù)的保密。,FPGA與CPLD的區(qū)別(3),FPGA器件含有豐富的觸發(fā)器資源，易于實現(xiàn)時序邏輯，如果要求實現(xiàn)較復(fù)雜的組合電路則需要幾個CLB結(jié)合起來實現(xiàn)。 CPLD的與或陣列結(jié)構(gòu)，使其適于實現(xiàn)大規(guī)模的組合功能，但觸發(fā)器資源相對較少。,FPGA與CPLD的區(qū)別(4),FPGA為細粒度結(jié)構(gòu)，CPLD為粗粒度結(jié)構(gòu)。FPGA內(nèi)部有豐富連線資源，CLB分塊較小，芯片的利用率較高。 CPLD的宏單元的與或陣列較大，通常不能完

35、全被應(yīng)用，且宏單元之間主要通過高速數(shù)據(jù)通道連接，其容量有限，限制了器件的靈活布線，因此CPLD利用率較FPGA器件低。,FPGA與CPLD的區(qū)別(5),FPGA為非連續(xù)式布線，CPLD為連續(xù)式布線。FPGA器件在每次編程時實現(xiàn)的邏輯功能一樣，但走的路線不同，因此延時不易控制，要求開發(fā)軟件允許工程師對關(guān)鍵的路線給予限制。CPLD每次布線路徑一樣，CPLD的連續(xù)式互連結(jié)構(gòu)利用具有同樣長度的一些金屬線實現(xiàn)邏輯單元之間的互連。連續(xù)式互連結(jié)構(gòu)消除了分段式互連結(jié)構(gòu)在定時上的差異，并在邏輯單元之間提供快速且具有固定延時的通路。CPLD的延時較小。,大的PLD生產(chǎn)廠家, 最大的PLD供應(yīng)商之一 FPGA的發(fā)明

36、者，最大的PLD供應(yīng)商之一 ISP技術(shù)的發(fā)明者 提供軍品及宇航級產(chǎn)品，熔絲技術(shù),FPGA的轉(zhuǎn)換,FPGA轉(zhuǎn)換到門陣列，降低價錢 網(wǎng)表轉(zhuǎn)換，用布局布線后提出的網(wǎng)表及庫單元映射 時序一致性 門陣列芯片的可測性（FPGA母片經(jīng)過廠家嚴格測試） 管腳的兼容性 多片F(xiàn)PGA向單片門陣列轉(zhuǎn)換,5.5 布圖方法的比較,,A:全定制法，B:符號法 C:標(biāo)準單元法D:積木塊法，E:門陣列法，F(xiàn):掩膜編程PLA法 G:現(xiàn)場編程PLA法 H:FPGA法 I:激光掃描陣列 J:硅編譯法,兼容設(shè)計方法,不同的設(shè)計方法有各自的優(yōu)勢，如果把它們優(yōu)化組合起來，則有望設(shè)計出性能良好的電路。 以微處理器為例 數(shù)據(jù)邏輯：位片式或陣

37、列結(jié)構(gòu)網(wǎng)絡(luò)，圖形重復(fù)多：BBL方法，ALU、移位器、寄存器等作為單元進行人工全定制設(shè)計 隨機控制邏輯：差別較大，SC或PLA方法實現(xiàn) 存儲器：ROM或RAM實現(xiàn),,,數(shù)據(jù)邏輯、控制邏輯、存儲器管理、外部總線控制及時鐘等頂層功能塊及相應(yīng)子功能塊,兼容設(shè)計過程,5.6 可測性設(shè)計技術(shù),什么是集成電路測試？對制造出的電路進行功能和性能檢測，檢測并定位出電路的故障，用盡可能短的時間挑選出合格芯片。 集成電路測試的特殊性 Pin數(shù)目有限，大量芯片內(nèi)部的信息無法訪問。 什么是可測性設(shè)計？在盡可能少地增加附加引線腳和附加電路，并使芯片性能損失最小的情況下，滿足電路可控制性和可觀察性的要求 可控制：從輸入端

38、將芯片內(nèi)部邏輯電路置于指定狀態(tài) 可觀察：直接或間接地從外部觀察內(nèi)部電路的狀態(tài),一、結(jié)構(gòu)式測試技術(shù),掃描途徑測試 概念：將時序元件和組合電路隔離開，解決時序電路測試困難的問題。 將芯片中的時序元件(如觸發(fā)器、寄存器等)連接成一個或數(shù)個移位寄存器(即掃描途徑)，在組合電路和時序元件之間增加隔離開關(guān)，并用專門信號控制芯片工作于正常工作模式或測試模式。當(dāng)芯片處于正常模式時，組合電路的反饋輸出作為時序元件的輸入，移位寄存器不工作；當(dāng)芯片處于測試模式時，組合電路的反饋輸出與時序元件的連接斷開，可以從掃描輸入端向時序元件輸入信號，并可以將時序元件的輸出移出進行觀察,,1. 測試模式，掃描途徑是否正確； 2

39、. 測試序列移入移位寄存器，穩(wěn)定后組合電路輸入，與反饋輸入一起通過組合邏輯，觀察組合邏輯的輸出，與期望值比較； 3. 正常工作模式，組合電路的反饋輸出送入時序元件；將電路轉(zhuǎn)為測試模式把時序元件中的內(nèi)容移出，也與期望值比較，與上述組合邏輯的輸出一起用來檢查芯片的功能,測試序列用確定性算法自動生成,掃描途徑測試技術(shù)存在的問題 需要增加控制電路數(shù)量和外部引腳，需要將分散的時序元件連在一起，導(dǎo)致芯片面積增加和速度降低； 串行輸出結(jié)果，測試時間較長。,二、特征量分析測試技術(shù),內(nèi)建測試技術(shù)，在芯片內(nèi)部設(shè)計了“測試設(shè)備”來檢測芯片的功能，避免了數(shù)據(jù)需要串行傳輸?shù)酵獠吭O(shè)備的問題 概念：把對應(yīng)輸入信號的各節(jié)點響

40、應(yīng)序列壓縮，提取出相應(yīng)的特征量，保存在寄存器中，只需比較實測響應(yīng)序列和正常序列的特征量，可以減少計算機內(nèi)存，提高測試速度 增加的芯片面積不多，但故障檢測和診斷的有效率不高,三、自測試技術(shù),在芯片內(nèi)部建立自測試結(jié)構(gòu)電路，不需要外部激勵。 常見的自測試結(jié)構(gòu)包括表決電路、錯誤檢測與校正碼技術(shù)等,5.7 集成電路設(shè)計舉例,四位運算器的設(shè)計流程 運算器要求：,設(shè)計過程（假設(shè)沒有邏輯綜合軟件） 功能設(shè)計：功能劃分：算術(shù)邏輯單元、移位器、寄存器陣列、I/O端口等頂層功能塊，并由控制線協(xié)調(diào)各功能塊的工作 邏輯和電路設(shè)計： 單元庫中有BBL單元可直接調(diào)用，進行邏輯模擬； 沒有，基于門單元庫對各功能塊分別設(shè)計，通過邏輯圖輸入進行邏輯模擬，將各功能塊組裝生成整個電路的邏輯網(wǎng)表，對此再進行邏輯模擬 版圖設(shè)計 初步的布圖規(guī)劃，初步總體平面圖（總線結(jié)構(gòu)） 各功能塊的版圖設(shè)計及版圖組裝 版圖驗證,作業(yè)： 1. 試述門陣列和標(biāo)準單元設(shè)計方法的概念和它們之間的異同點。 2. 標(biāo)準單元庫中的單元的主要描述形式有哪些？分別在IC設(shè)計的什么階段應(yīng)用？ 3. 集成電路的可測性設(shè)計是指什么？ 4. 用PLA方法實現(xiàn)：O1=abc, O2=ab+c,