微電子學(xué)前沿問題.ppt

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1、2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,1,DSM/VDSM與納米尺度IC設(shè)計(jì),SOC是DSM/VDSM與納米尺度IC 精確的模型 統(tǒng)一的物理設(shè)計(jì)方法 納米(90nm)尺度IC設(shè)計(jì)方法 超越傳統(tǒng)金屬/介質(zhì)系統(tǒng)的互連線新概念,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,2,SOC 是DSM/VDSM與納米尺度IC,SOC的特點(diǎn) 一定是采用深亞微米/超深亞微米(DSM/VDSM)工藝制造的。通常DSM指<0.5m，而VDSM指<0.18m，而納米尺度指<0.1m(100nm) SOC要求面積小、密度高；速度快、性能高；電壓/功

2、耗低、可靠性高。其中性能是核心 精確的模型 器件模型 邏輯元件模型 互連線模型 統(tǒng)一的物理設(shè)計(jì)方法 納米(90nm)尺度IC設(shè)計(jì)方法,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,3,精確的模型,用于SPICE模擬的精確器件模型 DSM/VDSM下的問題 器件中原來的次要(二級)效應(yīng)成為一級效應(yīng) 短、窄溝效應(yīng)、DIBL等 強(qiáng)場效應(yīng)：熱載流子；速度飽和等 襯底雜質(zhì)非均勻分布、器件結(jié)構(gòu)變化 源漏寄生電阻 亞0.1微米效應(yīng)：柵耗盡；速度過沖；量子效應(yīng)等 一維模型成為二、三維模型 實(shí)驗(yàn)發(fā)現(xiàn)，不同幾何尺寸(W, L)器件的電學(xué)特性也不相同 射頻(RF)模擬電路要求非常精確

3、的模型 工業(yè)標(biāo)準(zhǔn)電路模擬器STAR-HSPICE所用的模型,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,4,BSIM 短溝絕緣柵場效應(yīng)晶體管(Berkeley Short-channel IGFET)模型 基于準(zhǔn)二維分析，考慮了DSM、VDSM尺寸器件的各種效應(yīng)，是新發(fā)展起來的基于物理機(jī)理的模型 版本進(jìn)化 BSIM3V3.2：6/16/1998 BSIM3V3.2.4：1/1/2002 BSIM3V3.3：7/29/2005 BSIM4.3.0：5/9/2003。適于亞0.1微米MOS器件。以及BSIMSOI3.1.1：2/28/2003 BSIM4.5.0:

4、 7/29/2005 實(shí)例：TSMC 0.18m CMOS器件的BSIM3-SPICE模型 PMOS、NMOS各12個Level-49模型 W范圍4個：10110.1、10.11.3、1.30.6，0.60.22m L范圍3個：211.2、1.20.5、0.50.18m 工藝偏差各分三種：Typical，F(xiàn)ast，Slow 每個模型163個參數(shù) 共72個模型，總計(jì)11,736個參數(shù),2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,5,BSIM模型的演化 CMC(Compact Model Coucil)組織 1995年3月由TI、IBM、Hitachi、Inf

5、ineon、AMD、Motorola等公司發(fā)起，現(xiàn)有23個大公司成員 旨在促進(jìn)電路模擬用器件緊縮模型的發(fā)展與標(biāo)準(zhǔn)化,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,6,器件模型新進(jìn)展：<0.1微米；射頻；低壓低功耗 BSIM4: UC Berkeley by Chenming Hu, Mansun Chan, Xuemei (Jane) Xi, Kanyu M. Cao, Hui Wan, Wendong Liu, Xiaodong Jin, Jeff Ou MOS9, 11: Philips Reserch Laboratories by D.B.M. Klaa

6、ssen, R. van Langevelde, A.J. Scholten EKV: Swiss Federal Institute of Technology by Christian Enz, Francois Krummenacher, Eric Vittoz HiSIM: Hiroshima(廣島) University, STARC by M.Miura-Mattausch, H.Ueno,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,7,射頻(RF)下的器件模型 RF-MOSFET的性能 fT：增益帶寬 Ga：增益 NF：噪聲系數(shù),,2020/9/

7、12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,8,準(zhǔn)靜態(tài)(QS)模型到非準(zhǔn)靜態(tài)(NQS)模型 QS忽略了溝道電荷建立需要時間 NQS采用溝道電荷弛豫時間方法,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,9,,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,10,QS與NQS模擬比較,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,11,射頻下MOSFET等效電路,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,12,射頻無源元件 片上電感：CMOS襯底射

8、頻損耗導(dǎo)致低Q值。兩種 壓焊線(bondwire)電感： 0.1-4nH；Q值50(2GHz)；容差+/-20% 平面螺旋電感(planar spiral)： 100nH； Q值10；自諧振問題嚴(yán)重；占用面積大 缺乏電感普適性模型：當(dāng)前只有經(jīng)驗(yàn)性模型，滿足高準(zhǔn)確度的要求 片上電容 構(gòu)成方法 柵電容：單位面積電容值最大，必須工作于強(qiáng)反型區(qū)，線性范圍有限 金屬絕緣體金屬(MIM)電容，它具有很好的線性范圍 多晶硅氧化層多晶硅(POP)結(jié)構(gòu)的平行板電容 集成變?nèi)莨埽憾O管型調(diào)節(jié)范圍典型值為10；反型模式可調(diào)節(jié)范圍仍受限于源漏寄生電容；積累模式可調(diào)節(jié)范圍可以達(dá)到30；柵控模式可調(diào)節(jié)范圍可達(dá)53,202

9、0/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,13,用于邏輯模擬的精確元件模型 常規(guī)的延時模型: Td_total = Td_intrinsic + kCload 采用線性的負(fù)載電容關(guān)系 DSM/VDSM下的問題 邏輯元件延時與負(fù)載電容呈非線性關(guān)系 與輸入信號變化斜率(ISM)有關(guān)：Ttotal=f(ISM, Cload) 解決辦法 新的延時模型采用4x4矩陣表 + 線性內(nèi)/外插方法 實(shí)例：全加器模型，共48個4x4矩陣、768個參數(shù) 輸入a、b、c，輸出本位和s、進(jìn)位co 延時關(guān)系 對a與s間的延時關(guān)系有8種情況 a、b、c排列組合3種 每種4x4矩陣表 對s、c兩

10、個獨(dú)立輸出的延時 共48個4x4矩陣、768個參數(shù),2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,14,用于布線后仿真的精確互連線模型 DSM/VDSM下的問題 一維模型 二、三維模型 集總電容模型 RCL傳輸線的RC樹型分布網(wǎng)模型 接觸電阻和源漏電阻：注入、擴(kuò)散區(qū)成為高阻區(qū) 金屬線覆蓋電容和邊緣電容：平行板電容模型精度差 解決方法 采取逐線提取(net-by-net extraction)、全3D場方程解法 對于初始提取得到的復(fù)雜RC網(wǎng)絡(luò)約簡提高提取速度 用與直接制造、測試數(shù)據(jù)比較的方法進(jìn)行校準(zhǔn)，以保持<5%的精度 在互連線延時占優(yōu)勢的情況下，不僅SOC設(shè)計(jì)、

11、驗(yàn)證，而且功耗、時序、信號完整性與可靠性分析都需要互連線信息的精確、快速提取,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,15,統(tǒng)一的物理設(shè)計(jì)方法,DSM、VDSM工藝下互連線延時占優(yōu)勢的基本事實(shí)震撼了傳統(tǒng)的設(shè)計(jì)方法 問題 傳統(tǒng)設(shè)計(jì)過程劃分為前端網(wǎng)表設(shè)計(jì)和后端物理設(shè)計(jì) 互連延時只有在后端物理設(shè)計(jì)的布局、布線完成后才能精確知道，則在前端網(wǎng)表設(shè)計(jì)時缺少主要的延時信息 當(dāng)后端物理設(shè)計(jì)不能滿足時序要求時很難預(yù)料前端設(shè)計(jì)的改進(jìn)方向 前后端設(shè)計(jì)脫節(jié)產(chǎn)生的盲目性導(dǎo)致了設(shè)計(jì)迭代次數(shù)增加，甚至造成迭代過程不收斂(convergency, closure)的致命問題 布局、布線穩(wěn)

12、定性的概念 網(wǎng)表變化時，版圖變化不劇烈 設(shè)計(jì)迭代可收斂 在設(shè)計(jì)初期就能對互連拓?fù)潢P(guān)系盡量精確地模型化，以布局規(guī)劃(Floor-planning)為代表的物理綜合成為SOC設(shè)計(jì)關(guān)鍵 將對互連有關(guān)鍵影響的物理特性融入到前端設(shè)計(jì)中，保持時序在整個設(shè)計(jì)流程中的精確性與一致性,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,16,物理綜合方法 初始輸入 高層次網(wǎng)表(RTL模塊為空)、硬IP的時序和物理模型、高層次設(shè)計(jì)約束、I/O布局 黑盒子規(guī)劃 初始布局：空RTL模塊(其時序與面積由用戶根據(jù)快速特性模型預(yù)估)、硬IP模塊 電源總線規(guī)劃：為更精確地預(yù)見整體設(shè)計(jì) 設(shè)計(jì)規(guī)劃總體布

13、線器快速粗布頂層布線網(wǎng)，并預(yù)估模塊間互連延時。發(fā)現(xiàn)時序與布線擁擠問題時及時調(diào)整模塊劃分，重復(fù)迭代 寄生參數(shù)提取對頂層線網(wǎng)生成精確延時模型，傳給設(shè)計(jì)預(yù)算器 預(yù)算器產(chǎn)生每個模塊的物理可知的綜合約束 輸出：初始布圖、初始頂層電源規(guī)劃、各模塊初始綜合約束、初始頂層布線 RTL規(guī)劃 寫出RTL模塊，由RTL預(yù)估器根據(jù)綜合約束生成預(yù)估門級網(wǎng)表 基于這一更精確的RTL描述布局布線、調(diào)整迭代、產(chǎn)生延時模型 輸出：各模塊的“全定制”線負(fù)載模型、細(xì)化調(diào)整的整體布局和物理設(shè)計(jì)、調(diào)整后的各模塊設(shè)計(jì)預(yù)算,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,17,門級規(guī)劃 由各模塊“全定制”線負(fù)

14、載模型和調(diào)整后的各模塊設(shè)計(jì)預(yù)算對每個RTL模塊再綜合(并行)生成最后網(wǎng)表 對每個RTL模塊詳細(xì)布局布線(并行)、產(chǎn)生RTL模塊和整個芯片的時鐘樹 發(fā)現(xiàn)時序問題：調(diào)整單元、管腳；改權(quán)重、布圖拓?fù)浣Y(jié)構(gòu)；對問題大的模塊重新綜合 發(fā)現(xiàn)布線擁擠問題：除上述方法外，頂層重新布線 輸出：最后的整體布局、管腳分布和頂層布線；各模塊門級網(wǎng)表和詳細(xì)布局；時鐘樹綜合結(jié)果、緩沖器分配 布線與物理設(shè)計(jì) 在門級規(guī)劃基礎(chǔ)上，完成各RTL模塊最后布線。只需細(xì)微優(yōu)化(調(diào)整門的大小、插入緩沖器等)，即可解決布線后發(fā)現(xiàn)的時序問題,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,18,納米(90nm)尺

15、度IC設(shè)計(jì)方法問題,設(shè)計(jì)實(shí)現(xiàn)納米尺度IC，開始于互連、也結(jié)束于互連 互連占優(yōu)勢 Al-SiO2 ：0.25m Cu-low：0.13m 90nm時，互連延時會占總延時的75 互連延時性質(zhì)變化 信號完整性(SI) 電源線網(wǎng)壓降(IR drop) 90nm設(shè)計(jì)的時序分析若不包括SI、IR drop將是沒有意義的,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,19,SI與IRdrop問題 交叉耦合(cross coupling) 寄生電容：從與地線耦合 (與線長成比例)擴(kuò)展到與 鄰線耦合(不再與線長成 比例) 鄰近線間電容交叉耦合導(dǎo) 致延時不規(guī)律地變化 右圖為0.18

16、 m工藝下， 線距為1x和2x的變化例子。 1x時： 1mm線長：+/-30% 3mm線長： +80/-60% 電源線網(wǎng)的壓降(IR drop) 電源/地(PG)線網(wǎng)的電阻產(chǎn)生IR drop，隨特征尺寸減少而迅速增加 電源電壓因IR壓降從1.7V降到1.6V會引起50以上的延時變化 有研究表明，< 0.18 m的設(shè)計(jì)僅因這一額外的IR drop問題導(dǎo)致20%設(shè)計(jì)在首次投片失敗,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,20,持續(xù)收斂方法 傳統(tǒng)的線性設(shè)計(jì)流程不再有效，需要新的設(shè)計(jì)策略 布局規(guī)劃是不夠的 物理綜合是不夠的 納米設(shè)計(jì)方法持續(xù)收斂技術(shù) 每日虛擬出帶(

17、virtual tape-out every day)方法 初始全芯片設(shè)計(jì)表示：硅虛擬原型(Silicon Virtual Prototype, SVP) SVP并發(fā)地處理設(shè)計(jì)和可制造性的所有問題 每天通過虛擬出帶看到朝著最終目標(biāo)可預(yù)測、可測量的系統(tǒng)進(jìn)展,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,21,硅虛擬原型(SVP)：是持續(xù)收斂方法的關(guān)鍵 它必須是一個足夠接近于出帶質(zhì)量的全芯片實(shí)現(xiàn) 其迭代速度足夠快，以便嘗試不同方式的實(shí)現(xiàn) 是一個集成了所有EDA工具的通用設(shè)計(jì)平臺,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,22,,對

18、層次化與高容量flat能力支持的需求 層次化：面對1billion器件的SOC設(shè)計(jì)必須層次化 高容量flaten能力：模塊規(guī)模10M器件，希望不采用嵌套(開銷、優(yōu)化限制)方法 納米布線需要：在初始、最終階段都重要 考慮物理的布線(Physical-aware Routing) 考慮制造的布線(Manufacturing-aware Routing) 復(fù)雜設(shè)計(jì)規(guī)則：銅制程、多通孔、變寬度/間距布線、天線效應(yīng)。。。 光學(xué)鄰近效應(yīng)修正(Optical Proximity Correction, OPC)與相移掩模(Phase Shift Mask, PSM) 大量布線能力與性能：10M門/日；并發(fā)尋

19、址寄生參數(shù)提取、靜態(tài)時序分析(STA)和信號完整性分析(SI),2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,23,納米IC設(shè)計(jì)物理分析需要 所見非所得(What you see is not what you get)：需要納米級的精確分析工具 寄生參數(shù)提?。簡卧Ｐ蛻?yīng)當(dāng)是instance-specific 延時計(jì)算：考慮動態(tài)延時 信號電遷移：Cu制程也有電遷移，包括AC(300MHz)、DC引起的電遷移 電源網(wǎng)格分析：PG網(wǎng)占總連線約三分之二，要考慮IR和EM 電感：與SI密切相關(guān),2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅

20、,24,小結(jié)：納米尺度IC設(shè)計(jì)技術(shù)問題，多數(shù)與互連線相關(guān) 設(shè)計(jì)尺寸與復(fù)雜性：是層次化設(shè)計(jì)，則與互連線相關(guān) 需解決：設(shè)計(jì)能力；提早的精確分析；層次化管理 基于SI和IR的定時：與互連線相關(guān) 精確定時需要：實(shí)際的連線；先進(jìn)的互連線模型；復(fù)雜的物理分析 IR drop(電源/地網(wǎng)設(shè)計(jì)) ：與互連線相關(guān) 需解決：性能與抗噪；PG網(wǎng)抗電遷移的穩(wěn)健性；降低功耗、漏電等問題 串?dāng)_與電感：與互連線相關(guān) 需解決：串?dāng)_引入的噪聲 (SI)；電感引入的效應(yīng)(互連線串?dāng)_、PG網(wǎng)振鈴) 電遷移(EM)：與互連線相關(guān) 需解決：電子風(fēng)引起的金屬空洞與堆積；互連線自熱效應(yīng) 數(shù)字-模擬集成： 50%的SOC含A/MS。與互連線

21、有些相關(guān)(somewhat) 功耗：與互連線有些相關(guān)(somewhat) 系統(tǒng)信號傳輸：考慮封裝。與互連線相關(guān) 制造規(guī)則：銅互連、CMP、EUV光刻、天線效應(yīng)等導(dǎo)致復(fù)雜設(shè)計(jì)規(guī)則。與互連線相關(guān) 成品率優(yōu)化：設(shè)計(jì)中值技術(shù)取代工藝角方法。與互連線相關(guān),2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,25,超越傳統(tǒng)金屬/介質(zhì)系統(tǒng)的互連線新概念,新概念 設(shè)計(jì)選擇：通過設(shè)計(jì)修改全局互連。方法、工具、異步(取消全局互連) 封裝中間互連：將部分性能要求高的互連移到封裝“sea of leads”。成本、可靠性問題 3D互連：認(rèn)為是獲得高密度封裝與互連最有效方法，多層疊放、3D集成

22、repeater達(dá)到減少全局互連延時。散熱問題 RF/微波互連：片上局域網(wǎng)(LAN on a Chip)。成本、面積、功耗、新系統(tǒng)架構(gòu)問題 光互聯(lián)：認(rèn)為是解決全局互連的主要選擇。光信號、設(shè)計(jì)工具問題 其他方法：納米管、自旋耦合、分子互連等,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,26,說明 全局互連線 用插入重復(fù)器(repeater)減少延時 確定全局互連線長、寬 確定插入重復(fù)器(反相驅(qū)動器)的數(shù)目 確定驅(qū)動器的晶體管尺寸 存在反相器鏈晶體管尺寸的優(yōu)化問題,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,27,3D-IC互連：

23、文獻(xiàn)報(bào)道的三種方法,(a) Saraswat,(b) Neudeck,(c) Antoniadis,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,28,RF/微波互連 共平面波導(dǎo)：CPW (coplanar waveguide) 微帶傳輸線：MTL (microstrip transmission line) 芯片間通信是通過在MCM內(nèi)的微型無線局域網(wǎng)(M-WLAN),2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,29,用于互連的硅微光學(xué)(Silicon Micro-photonics) 硅微光學(xué)可能是解決進(jìn)入納米尺度SOC互連的

24、主要途徑 光學(xué)元件 光產(chǎn)生：例如，硅鉺激光二極管(Si-Erbium LED) 光傳播：例如， Si/SiO2光纖 光探測：例如，Si/Ge探測器,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,30,優(yōu)點(diǎn) 將互連線LRC引起的延時最小化 提供精確的時鐘分布與系統(tǒng)同步 大大減少因互連線引起的功耗 大大改善因互連線引起的串?dāng)_、電壓隔離、阻抗匹配、管腳電感等問題,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,31,SOC設(shè)計(jì)、驗(yàn)證與IP復(fù)用,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,32,軟硬件協(xié)同設(shè)

25、計(jì)方法,軟硬件協(xié)同設(shè)計(jì)(HW/SW Co-design)的主要內(nèi)容 系統(tǒng)的劃分(Partitioning)理論與技術(shù) 硬件系統(tǒng)和軟件系統(tǒng)的評估函數(shù)；劃分算法 兩個層次：軟件與硬件的功能劃分；各自內(nèi)部功能的劃分 軟硬件協(xié)同分析、驗(yàn)證(理論和技術(shù))和測試方法 軟硬件的生成與優(yōu)化(綜合的理論與技術(shù)) 主要設(shè)計(jì)步驟 系統(tǒng)建模 數(shù)據(jù)流圖(DFG)：適于DSP系統(tǒng) 有限狀態(tài)機(jī)(FSM)：適于控制為主系統(tǒng) 通信順序處理(CSP) 程序狀態(tài)機(jī)(PSM)：適于控制/數(shù)據(jù)為主系統(tǒng)，軟件應(yīng)用 VHDL/Verilog：硬件與某些軟件應(yīng)用,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,

26、33,系統(tǒng)方案評估 性能 硬件：速度或數(shù)據(jù)率、芯片尺寸、可測試性、功耗等 軟件：執(zhí)行時間、程序/數(shù)據(jù)/存儲器的尺寸、流水作業(yè)性等 成本：經(jīng)費(fèi)成本、設(shè)計(jì)人力成本等 迅速產(chǎn)生對系統(tǒng)的一系列軟硬件劃分方案以供選擇 優(yōu)化的劃分方案 準(zhǔn)備工作：定義目標(biāo)粒度；選擇設(shè)計(jì)標(biāo)準(zhǔn)；選擇評估模型；定義衡量劃分質(zhì)量的單一成本值 尋找大量可能劃分的一個優(yōu)化的子集 協(xié)同綜合 軟件綜合：用傳統(tǒng)的編譯器把復(fù)雜描述轉(zhuǎn)換為傳統(tǒng)軟件程序 硬件綜合： 高層綜合：算法級綜合、行為級綜合、系統(tǒng)級綜合 RTL綜合：包括順序綜合、邏輯綜合、工藝映射 協(xié)同模擬：RTL(硬)+指令集(軟),2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)

27、的若干關(guān)鍵問題 陳弘毅,34,SystemC與OSCI 1999年9月27日成立開放SystemC促進(jìn)會(OSCI，Open SystemC Initiative)，主要的發(fā)起單位有Synopsys、CoWare、Frontier、VSIA等50多個EDA、系統(tǒng)和IC公司 SystemC 是近年來發(fā)展的一種基于C/C++風(fēng)格的、有利于系統(tǒng)級IP建模與交換的系統(tǒng)描述語言 旨在建立推動SOC設(shè)計(jì)產(chǎn)業(yè)的、具有互操作性的工具平臺 它并不用特殊的語言結(jié)構(gòu)擴(kuò)展C/C++，而是采用建立C++類型庫的方法，仍然使用ANSI-C++編譯器。包括一個C++類型庫和一個小巧的模擬器內(nèi)核 OSC Kit和授權(quán) 目的：

28、互操作性 源碼修改： 成員共享 商用授權(quán)通過代理,統(tǒng)一的SystemC語言,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,35,SystemC架構(gòu) Core僅提供一小組constructs，建立與硬件結(jié)構(gòu)化描述、并發(fā)、通信、同步等有關(guān)的描述模型,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,36,SystemC克服C/C++不具并發(fā)性、無時間概念、缺少硬件類型的通信、重啟動和多數(shù)據(jù)種類 模塊：SC_MODULE，是結(jié)構(gòu)化、層次性實(shí)體，內(nèi)部可含其他module或進(jìn)程(process)。模塊的constructor是SC_CTOR 進(jìn)

29、程：PROCESS，非層次性，由敏感信號引發(fā)，有三種 方法：SC_METHOD，無自己的執(zhí)行線程 線程：SC_THREAD，有自己的執(zhí)行線程 時鐘線程：SC_CTHREAD，必須同時指定時鐘，敏感信號即時鐘 端口：PORT，單、雙向 信號：SIGNAL 分辨(resolved)信號：sc_signal_rv，具有多個驅(qū)動源，須接分辨端口 非分辨(unresolved)信號 時鐘：SC_CLOCK，按時序正確模擬硬件的并發(fā)事件 多種數(shù)據(jù)類型：sc_bit; sc_logic; sc_int; sc_uint; sc_bigint; sc_biguint; sc_bv; sc_lv; sc_fix

30、ed; sc_ufixed; sc_fix; sc_ufix; 等 基于周期(cycle-based)的模擬內(nèi)核：可以實(shí)現(xiàn)快速模擬 支持多種抽象級別：系統(tǒng)級、算法級、RTL等 通信協(xié)議：提供多種通信語義義以在不同抽象級別描述SoC和系統(tǒng)I/O協(xié)議,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,37,描述D觸發(fā)器的例子 最新版本：SystemC 2.0.1，2001年，作者 Synopsys, Inc.：Stan Y. Liao, etc. CoWare, Inc.：Harish Sarin, etc.,VHDL Library ieee; Use ieee.

31、std_logic_1164.all; Entity dff is Port(clock: in std_logic; Din: in std_logic; Dout: out std_logic); End dff; Architecture rtl of dff is Begin Process Begin Wait until clockevent and clock=1; Dout<=din; End process; End rtl,Verilog Module dff(din, clock, dout); Input din; Input clock; Output dout; R

32、eg dout; Always (posedge clock) Dout<=din; End module,SystemC // dff.h #include “systemc.h” SC_MODULE(dff) Sc_in din; Sc_in clock; Sc_iout dout; Void doit() Dout=din; SC_CTOR(dff) SC_METHOD(doit); Sensitive_pos << clock; ;,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,38,SOC的設(shè)計(jì)任務(wù)與流程 要求系統(tǒng)級廠商與半導(dǎo)體廠商更加密切的結(jié)合,20

33、20/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,39,需要統(tǒng)一的語言：統(tǒng)一的C/C++語言風(fēng)格，使工業(yè)界能夠?qū)崿F(xiàn) 系統(tǒng)級IP的模型建立與交換 可互操作的工具構(gòu)架的建立,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,40,采用統(tǒng)一的SystemC設(shè)計(jì)方法,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,41,系統(tǒng)級HW/SW協(xié)同設(shè)計(jì)、功能塊產(chǎn)生、系統(tǒng)集成,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,42,SOC的高復(fù)雜性使驗(yàn)證成為設(shè)計(jì)的主要任務(wù) 傳統(tǒng)模擬驗(yàn)證方法的問題 需要合

34、理而充分地選取輸入激勵圖案 不完備(incompleteness) ，不能完全保證正確性 模擬時間太長，占據(jù)50%以上工作量 模擬結(jié)果需要手工比較 解決方法：快速與完備性驗(yàn)證 靜態(tài)驗(yàn)證(STV or STA, Static Timing Verification or Analysis; FV, Formal Verification) 快速模擬(CBC, Cycle Based Simulation; NCC, Native Compiled Code Simulator) 硬件仿真(Hardware Prototype)、并行與分布式處理,SOC驗(yàn)證問題,2020/9/12,信息時代的微電

35、子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,43,靜態(tài)時序分析(STA) 方法：將整個設(shè)計(jì)分成路徑集合，計(jì)算每個路徑的延時，檢驗(yàn)是否違反時序要求 優(yōu)點(diǎn)：覆蓋所有路徑，不需要輸入激勵圖案，速度比傳統(tǒng)的動態(tài)時序模擬方法快若干數(shù)量級倍，因而具有幾百萬門規(guī)模的分析能力，它還可以給出充分的時序違反報(bào)告 缺點(diǎn)：仍然是不完備的驗(yàn)證，需要采用形式驗(yàn)證方法進(jìn)行功能等價性檢驗(yàn) 形式驗(yàn)證(Formal Verification)方法 優(yōu)點(diǎn) 從數(shù)學(xué)上完備地驗(yàn)證電路實(shí)現(xiàn)對設(shè)計(jì)規(guī)范的符合性或正確性 用數(shù)學(xué)方法直接比較驗(yàn)證，不需要輸入激勵圖案 可以進(jìn)行從系統(tǒng)級到門級驗(yàn)證，速度快,2020/9/12,信息時代的微電子科技與系

36、統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,44,形式驗(yàn)證種類 等價性驗(yàn)證：兩個方案的等價性。用于低層次驗(yàn)證，已有商品化工具 性質(zhì)驗(yàn)證：驗(yàn)證方案是否滿足用戶給定的某些規(guī)則或性質(zhì)，用于高層次驗(yàn)證，尚不成熟 模型判別(Model Checking)：把要驗(yàn)證的時序電路抽象為有限狀態(tài)機(jī)(FSM)模型，用計(jì)算樹邏輯(CTL)時態(tài)語言描述規(guī)則或性質(zhì)，采用狀態(tài)機(jī)分析或態(tài)空間搜索驗(yàn)證符合性 語言包含(Language Containment)：驗(yàn)證兩個自動機(jī)方法間的語言包含關(guān)系 符號軌跡求值(Symbolic Trajectory Evaluation)：用符號變量代替?zhèn)鹘y(tǒng)模擬方法中的確定布爾值，一個周期就可得到所有

37、可能的輸出結(jié)果。只適于組合電路,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,45,采用符號模型驗(yàn)證(SMV)方法，通過電路態(tài)空間窮盡搜索確認(rèn)系統(tǒng)規(guī)范 用二叉決策圖(BDD)建立FSM模型表示電路：BDD是一個有向無環(huán)圖，電路可以用有序節(jié)點(diǎn)+邏輯值邊的集合有序BDD表示 用CTL時態(tài)語言描述規(guī)則或性質(zhì)：包括A(All)、E(Exist) 兩種路徑量詞， G(Global)、X(Next)、F(Final)、U(Until) 四種時態(tài)操作符，組合得到八種CTL時態(tài)操作符：Ex f，E f U g，EG f，AX f，EF f，AF f，AG f，A f U g

38、 符號模型判別(Temporal Logic Model Check)：計(jì)算FSM模型的合法狀態(tài)空間S；計(jì)算滿足待驗(yàn)證的CTL性質(zhì)的狀態(tài)集合T；然后比較是否有T S。若態(tài)s S但s T，則說明電路有些態(tài)不滿足待驗(yàn)證性質(zhì),2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,46,智權(quán)(IP)模塊與設(shè)計(jì)復(fù)用,SOC設(shè)計(jì)是基于IP的嵌入式設(shè)計(jì),uP DSP Memory I/O Specialty Control Analog RF,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,47,IP模塊的屬性 芯片系統(tǒng)組成 MCU核；DSP核；Memo

39、ry核；總線與接口模塊 模擬電路、RF處理器；數(shù)字模擬混合信號電路 嵌入式軟、硬件 IP模塊 由相應(yīng)模塊的專家完成，通過授權(quán)的技術(shù)轉(zhuǎn)移被用到芯片系統(tǒng)中 IP模塊必須具有可復(fù)用特征 有軟件、固件、硬件三種形式 硬核(Hardcore)：經(jīng)投片驗(yàn)證的版圖。代價最高，可重復(fù)使用性最低。IP商提供的在特定工藝下的版圖級模塊，系統(tǒng)商不能進(jìn)行任何改動。相當(dāng)于庫單元。則IP商的知識產(chǎn)權(quán)可完全得到保護(hù) 軟核(Softcore)：可綜合RTL模型。可重復(fù)使用的靈活性最高 固核(Firmcore)：帶有布局規(guī)劃信息的邏輯門級網(wǎng)表。 IP商提供的與工藝無關(guān)的RTL代碼或門級網(wǎng)表。系統(tǒng)商可根據(jù)需要改動，靈活性大。但I(xiàn)

40、P商的知識產(chǎn)權(quán)不易得到保護(hù),2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,48,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,49,IP設(shè)計(jì)方法及在SOC設(shè)計(jì)中的應(yīng)用 SOC設(shè)計(jì)是基于IP的嵌入式設(shè)計(jì)：關(guān)鍵技術(shù)是設(shè)計(jì)再利用 設(shè)計(jì)的可重復(fù)使用性、可重復(fù)綜合性、可重復(fù)集成性 在各個層次上使用IP模塊 IP設(shè)計(jì)方法及在SOC設(shè)計(jì)中的應(yīng)用 IP模塊的設(shè)計(jì)：包括IP模塊的確定和定義、Soft/ Firm/Hard Core的標(biāo)準(zhǔn)化模塊設(shè)計(jì)和生成、 IP模塊的參數(shù)化和可復(fù)用性研究 IP模塊的利用：包括IP模塊間的通信和接口綜合技術(shù)，SOC中I

41、P模塊的驗(yàn)證、測試和容錯技術(shù) SOC設(shè)計(jì)的“IP化”(即基于IP的SOC設(shè)計(jì)技術(shù))：包括面向可復(fù)用IP模塊的系統(tǒng)芯片集成、可靠性設(shè)計(jì)以及性能優(yōu)化技術(shù) 關(guān)鍵IP模塊研究與開發(fā) 主要應(yīng)用市場為3C領(lǐng)域，合占整個市場需求的90% 針對多媒體、數(shù)字移動電話、Internet硬件、 VCD/DVD、 CD/DVD-ROM硬驅(qū)、數(shù)碼相機(jī)、數(shù)字?jǐn)z象機(jī)等應(yīng)用 Star-IP：MPU和MCU；DSP；MPU(MCU)和 DSP的結(jié)合稱異構(gòu)雙核 外圍-IP：總線、外設(shè)接口、時鐘、I/O。。。 模擬/混合信號IP：A/D、D/A、PLL、RF前端。。。,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)

42、鍵問題 陳弘毅,50,虛擬插座接口聯(lián)盟(VSIA) 標(biāo)準(zhǔn)化的重要性：1996年9月成立國際虛擬插座接口聯(lián)盟(VSIA)組織。三個目標(biāo)是 通過描述、推薦一組硬件和軟件接口、格式與設(shè)計(jì)經(jīng)驗(yàn)加速虛擬元件(VC)的設(shè)計(jì)復(fù)用 采用分割取勝方法學(xué)，把設(shè)計(jì)復(fù)用問題分解到元件級，按市場驅(qū)動和實(shí)用方式各個擊破 為公司從各自習(xí)慣的設(shè)計(jì)方法轉(zhuǎn)移到能夠使用第三家VC標(biāo)準(zhǔn)化設(shè)計(jì)方法提供基礎(chǔ)，并進(jìn)一步形成公司間基于因特網(wǎng)的VC交換的產(chǎn)業(yè)化 工作步驟 VSI架構(gòu)文本(Architecture Document)：已發(fā)布版本V1.0 建立VC術(shù)語 定義VC設(shè)計(jì)商需提供的VC內(nèi)容(deliverables)和數(shù)據(jù)格式 VC內(nèi)容

43、(deliverables)：V2.4.1 設(shè)開發(fā)工作組(DWG)，細(xì)化deliverables 選擇典型的、可公開的VC，定義推薦的提供內(nèi)容，如測試、邏輯設(shè)計(jì)、物理設(shè)計(jì)、通信協(xié)議、總線接口等 進(jìn)一步擴(kuò)展到包括模擬/混合信號設(shè)計(jì)、參數(shù)化VC、可綜合行為模型的提供等，逐步完善 DWG根據(jù)需要設(shè)立和變化，最初6個，后來8個，現(xiàn)在9個,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,51,九個DWG的任務(wù)(隨形勢發(fā)展而增設(shè)與取消) 系統(tǒng)級設(shè)計(jì)：V2.1。定義與SOC系統(tǒng)級設(shè)計(jì)相關(guān)的VC共性術(shù)語，使VC用戶可以評估與選擇，包括帶寬、功能、編碼尺寸和性能等 混合信號設(shè)計(jì)：短

44、期目標(biāo)是開發(fā)把已存在的硬混合信號模塊集成到大數(shù)字系統(tǒng)的集成、測試標(biāo)準(zhǔn)與指南 實(shí)現(xiàn)/驗(yàn)證：V1。定義基于VC的系統(tǒng)的實(shí)現(xiàn)與驗(yàn)證所需要的數(shù)據(jù)表示標(biāo)準(zhǔn)。內(nèi)容廣泛，既涵蓋與工藝無關(guān)的系統(tǒng)級設(shè)計(jì)及特定工藝實(shí)現(xiàn)、又涵蓋給定工藝的邏輯與物理設(shè)計(jì) 硬件發(fā)展的軟件 實(shí)現(xiàn) IP保護(hù)：V1.0。定義保護(hù)基于IP提供者商業(yè)需要的各種形式VC價值的知識產(chǎn)權(quán)的機(jī)構(gòu) 制造相關(guān)的測試：定義對測試架構(gòu)可選插座系列類型，各種VC接口需與之兼容 片上總線：V2。評估已有總線標(biāo)準(zhǔn)，產(chǎn)生一個VC間通信可選用的總線目錄，必須具有可擴(kuò)展性和可測試性 基于平臺的設(shè)計(jì) VC的質(zhì)量 VC的移植：V2.2。定義格式、屬性等 功能的驗(yàn)證,2020/9/12,信息時代的微電子科技與系統(tǒng)芯片設(shè)計(jì)的若干關(guān)鍵問題 陳弘毅,52,思考題 DSM/VDSM與納米尺度IC設(shè)計(jì) 在深亞微米/超深亞微米及納米尺度下，影響器件、邏輯元件、互連線模型精確度的因素有哪些？ 什么是設(shè)計(jì)收斂性問題？是如何發(fā)生的？應(yīng)當(dāng)如何解決？ 為什么在納米尺度下，互連線會引起信號完整性和電源/地線的IRDrop問題？它們對性能有哪些影響？ SOC設(shè)計(jì)、驗(yàn)證與IP復(fù)用 什么是SOC的軟硬件協(xié)同設(shè)計(jì)？主要包含哪些內(nèi)容？ 傳統(tǒng)的驗(yàn)證方法存在哪些問題？現(xiàn)在提出哪些解決方法？ 什么是基于IP的SOC設(shè)計(jì)方法？對IP有哪些要求？,本講結(jié)束,,