三維微電子學綜述

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1、三維微電子學綜述 　　三維微電子學基于三維硅工藝，研究傳統(tǒng)二維微電子學的平面硅工藝在第三維z軸的拓展，解決平面硅工藝持續(xù)發(fā)展所帶來的金屬互連線延遲増加和單位器件尺寸趨于物理極限等瓶頸問題三維微電子學的核心是三維集成電路(3-DIC)3~D1C基于各種元器件二維層的有效堆疊，是多層立體化的三維結構電路，一般可分為:多層高密度集成電路和多層多功能集成電路。3~DIC主要是CMOS管的三維配置，它是SIP級或SOC級的硅CMOS管的基石。三維集成電路可提升芯片密度、性能和功能，并降低芯片功耗但三維IC至今尚未成為主流技術[1-3]，其原因主要是來自制造工藝的挑戰(zhàn)實現(xiàn)元器件層的三維堆疊工藝是深亞微米

2、S0C的無縫隙集成技術，包括三維封裝和三維集成三維微電子學的研究內(nèi)容是三維IC的三維工藝和三維設計。 　　發(fā)明三維集成電路的最初創(chuàng)意，首先來自英國雷達專家達默，他于1952年提出了電子設備固體塊的分層實現(xiàn)設想;其次來自美國物理學家費曼，他于1959年闡明了利用堆疊工藝實現(xiàn)三維固體塊電子設備的思想:倡導節(jié)約芯片的平面面積，轉(zhuǎn)而向Z軸發(fā)展，以此設計三維電子百科全書、微型計算機和微型電動機。1960年代末，IBM和Motorola公司應用三維封裝拉開了簡單立體IC的序幕，1979年發(fā)明了三維CMOS器件。從1968年進入“硅器時代”之后，三維(立體)微電子學己經(jīng)初創(chuàng)。在21世紀，三維微電子學必

3、將發(fā)展成為迎接深亞微米S0C技術挑戰(zhàn)和支撐摩爾定律持續(xù)有效的主流技術據(jù)預測，三維集成電路支配市場的時間將在2015年。 　　2三維1C 　　基于平面工藝的技術慣性，追求IC制造的單位芯片面積低成本，使得絕大多數(shù)實用硅集成電路采用二維平面結構，主要實現(xiàn)了包括一個器件薄層和多個互連薄層的電子器件集成塊(二維IC)而真正實現(xiàn)達默設想的電子設備固體塊，是具有多器件層結構的三維立體ic，因為它面向第三維，促進了異質(zhì)材料、器件和信號通道的集成，縮短了金屬互連延遲，使三維IC(相對于二維IC)可實現(xiàn)更高的頻率、性能、密度和可靠性21互連延遲 　　從I960年至今，主要基于光刻機的進步和MO

4、S管等比例縮小原理(1974年，IBM公司)，二維IC在平面硅中追求高性價比的發(fā)展中一直與摩爾定律(1965年提出)符合得很好?？墒?，預測未來，局限在硅平面上利用更短波長光刻機進一步提高IC集成度的發(fā)展速度可能趨緩。 　　姑且不論深亞微米技術所面臨的超微器件負面特性的諸多挑戰(zhàn)，僅就最易理解的金屬互連線延遲指標(正比于互連線長度)展開討論隨著特征尺寸的縮小和芯片面積的増加，二維IC器件延遲不斷縮小，金屬互連延遲卻不斷増加在深亞微米工藝下，互連延遲大大高于門延遲，成為系統(tǒng)延遲的主要因子，極大地限制了二維IC的工作頻率。 　　20世紀90年代，繼續(xù)在平面內(nèi)跑互連線己經(jīng)占用了一半的芯片面積

5、;2001年，芯片內(nèi)的互連線總長度達21km，時鐘信號線的典型長度為3-20mm，連線延遲為0.61ns/mm在0.35Mm工藝條件下，互連延遲己達門延遲的50%;在0.25^m工藝條件下，互連延遲己超過器件的門延遲0.1^mCMOS電路的典型門延遲為4ps;而電子的彈道飛行時間常數(shù)是Q33ps，因此，限定了基于電子運動規(guī)律的1C的極限頻率為500GHz^2-17。 　　三維IC在兩個不同有源層之間的垂直互連線長度的典型值是微米量級，而二維IC在不同邏輯單元之間的互連線長度是數(shù)百微米量級。由于縮短了互連長度，互連伴隨的寄生性降低了，這就使三維1C提高了工作頻率圖1模擬出0.25Mm~50

6、nm特征尺寸下三維集成較二維集成在互連延遲指標上的優(yōu)化2001年，Intel公司資助普渡大學計算分析1層(2D)和2~16層(3D)雙柵SOIIC的性能，結果表明，三維IC較二維IC具有領先2~3個特征尺寸技術代的優(yōu)點[15]1998年，德國斯圖加特微電子研究所實驗表明，比較由兩層堆疊或單層CMOS管制造的16 　　三維IC擁有多層堆疊緊密的二維有源硅層，每個硅層又有多層二維互連線薄層，眾多的垂直互連線則作為Z軸，電連接二維互連線或有源硅層由于解放了Z軸，為電路系統(tǒng)的設計、布局和布線提供了更高的優(yōu)化自由度從數(shù)據(jù)流的角度分析。首先，三維IC可被視為二維數(shù)據(jù)處理平面的三維(垂直)結合，三維芯片封

7、裝屬此類;其次，三維IC可被視為垂直數(shù)據(jù)流通道的二維結合，三維集成圖像處理IC屬于此類;未來，三維IC將是沒有優(yōu)先數(shù)據(jù)傳輸方向的類似人腦的神經(jīng)網(wǎng)絡，其結構可能是蜂窩狀的多維硅器 　　具有合理分層結構的三維IC，能使傳感與執(zhí)行、數(shù)字與模擬、高壓與低壓、高能耗與低能耗的電路子塊，和平共處于CMOS硅高樓之城作為三維硅城內(nèi)的防范子塊，為防備局部子電路報廢而影響整體，將預先制作冗余的備用電路。 　　2.3系統(tǒng)規(guī)模 　　20世紀末，先進的三維封裝技術已經(jīng)能夠與包括光微電機械?電子或光電的任何一種元器件兼容，堆疊層數(shù)高達48(Irvine傳感器公司);基于三維封裝的世界上最小助聽器模塊(

8、4.5mm 　　3三維工藝 　　盡管SIP級或SOC級的三維IC有非常吸引人的優(yōu)點，但至今尚未成為主流技術，原因在于制造工藝的挑戰(zhàn)。三維工藝包括三維封裝和三維集成，前者是后者的基5礎三維IC制造技術的最大特點在于其高度整合性 　　3.1三維封裝 　　三維封裝是在垂直于芯片表面方向上堆疊、互連兩片以上(中測)裸片的高級SIP封裝技術三維封裝主要包括疊層、埋置(1980年代)和有源基板三種類型，尤以減薄裸片疊層工藝最為流行采用混合互連技術，以適應不同疊層芯片的外圍及區(qū)域互連，發(fā)展出多種多樣的垂直互連技術 　　例如，2000年，美國開發(fā)出基于晶圓片的通硅觸點和傳統(tǒng)倒

9、裝焊的一種垂直互連技術:預先在晶圓正面內(nèi)埋金屬接觸點，待器件加工完，從圓片背面減薄，露出通硅觸點，以便實現(xiàn)圓片倒裝焊;反復減薄和鍵合，即可堆疊出SIP級的三維IC預計今后20年內(nèi)，疊層芯片層間連接點的密度將是每平方厘米1000萬個。SIP級的三維1C可視為SOC級三維IC的過渡性產(chǎn)物，因為三維封裝是三維集成的技術基礎圖2示出從芯片疊層組到硅高樓的三維集成的典型結構發(fā)展趨勢其中，晶體管平面層1和2以及3和4,都是由3D集成技術得到的2三維集成三維集成主要使用SOI技術逐層做出元件、器件和MEMS,以此更直接地發(fā)明SOC級的三維IC,其中，晶圓倒裝焊接或粘接有助于長出8層有源硅高樓1970年代，日

10、本先鋒半導體研究所的前田和夫提出：把MOS型RAM做成雙層結構，可以減少芯片面積，但要増加掩模數(shù)量 　　SOI技術包括激光和電子束再結晶、橫向固相外延生長、橫向外延過生長、金屬誘導橫向結晶和晶圓片粘合等1980年代初，國外應用激光再結晶多晶硅SOI技術，己在2個硅平面層中實現(xiàn)了三維共柵CMOS反相器，并且利用其實現(xiàn)了高密度的三維集成SRAM1985年，清華大學應用激光再結晶SOI層，在國內(nèi)率先研制出簡單三維器件。 　　1990年，日本三菱電氣公司應用激光再結晶技術，制造出4層三維測距電路:最上層是64 　　2001年，應用晶圓片粘合SOI技術，實現(xiàn)了低功耗寬帶的三維SOC，內(nèi)含圖

11、像傳感器和DSP2002年，IBM公司開發(fā)的三維集成IC工藝是晶圓級鍵合:利用低溫玻璃處理(Glass-Handle)構建“轉(zhuǎn)移層”，實現(xiàn)晶圓器件層間的電路互連該工藝適合嵌入IBM的0.13,umSOICMOS工藝流程，而且不會對電路的電氣性能造成任何影響。 　　傳統(tǒng)的三維IC集成工藝是自下而上順序做出各器件層?？墒牵律L或淀積的器件層質(zhì)量較最底層要差，且做新層時將使下層性能變差，因此，自下而上逐層做器件，并不適合高檔IC的多層三維堆疊未來，晶圓級鍵合或粘合方法有望成為高速芯片的重要三維集成工藝。 　　三維集成的發(fā)展趨向可能是多維集成，主要將神經(jīng)網(wǎng)絡算法完全固化到SOC塊中，體現(xiàn)

12、對生物神經(jīng)系統(tǒng)的硅直接模擬，具有發(fā)散并行的計算特點 　　目前，應用三維工藝只完成了少量復雜器件和系統(tǒng)，來自技術和成本等環(huán)節(jié)的挑戰(zhàn)很多散熱是三維ic必須面對的問題，因為集成度提高伴隨著功率密度的増長系統(tǒng)級的散熱方法，是將熱能均勻地分布在三維ic表面:將高能耗裸芯或有源層放置在堆疊底層，85%~90%的散熱通過電路板進行。封裝級的散熱方法有，采用高導熱封裝材料;采用一種導熱膠，并在疊層器件間形成熱通孔，將疊層內(nèi)的熱量排到其表面;采用低熱阻基板;合理設置散熱片;強制風冷和冷卻液降溫制造和設計3D4C的技術挑戰(zhàn)還包括:垂直互連的最優(yōu)化，低電阻率抗高溫的內(nèi)部互連系統(tǒng)的發(fā)展;適宜制作器件的高質(zhì)量堆疊

13、硅層的制備，有源層之間絕緣介質(zhì)層的平坦化，針對互連的三維SOC設計方法學和EDA工具的開創(chuàng)等 　　技術先進國家的航空和軍事應甩醫(yī)療電子及微型計算機產(chǎn)業(yè)的方展，都是三維IC的驅(qū)動力回顧CPU的最初發(fā)明和應用時代，諾依斯也承認:“以門鎖裝置為例，今天已有許多種微機控制的門鎖，可是在當時看來，要把這些復雜電子器件的價格降低到可與簡單的機械門鎖相比，的確不大可能[11]”到2030年，CPU的全球市場份額將是6千億美元，僅位居個人數(shù)字助理?PC機和手機之后到那時，基于三維CPU的指紋掛鎖和迷你測謊器早己實用化了;若缺少包含有CPUDSP和MEMS等的三維SOC，則麻雀衛(wèi)星(1995年由美國提出)

14、蚊子導彈螞蟻士兵和藥丸機器人(1950年代由海伯斯提出)的創(chuàng)新發(fā)展與實用化，就無從談起[1M1] 　　三維立體IC不僅可以縮短金屬長線互連延遲，而且立體集成才是IC概念提出者的本意。因此，為繼續(xù)滿足市場對微型化系統(tǒng)IC的高集成度需求，讓擁擠的二維平面芯片在第三維Z軸得到解放，實現(xiàn)并行的?智能的或神經(jīng)網(wǎng)絡的三維立體IC，是深亞米硅器時代發(fā)展的優(yōu)選方向之一。 　　三維微電子學的創(chuàng)立和發(fā)展以三維封裝(實現(xiàn)SIP)為起點和基礎，以三維集成(實現(xiàn)SOC)為方向和目標，可能以多維集成(實現(xiàn)立體神經(jīng)網(wǎng)絡)為極點和新起點。三維IC的發(fā)展將遵循摩爾定律的三維描述：IC的立體集成度每1.5年至少翻一番。 　　近期和遠期的需求是發(fā)明之母進入新世紀，3D封裝IC的増長率是20%~30%，3D集成IC會進入市場可制造30nm柵長器件的13nm波長EUV光刻技術將于2010~2015年投入批量生產(chǎn)，芯片垂直互連和SOI技術不斷進步，面向第三維發(fā)展納米微電子學，不乏實踐，既有挑戰(zhàn)，更有意義:追求更高的立體集成度、工作頻率和高智能低功耗的系統(tǒng)功能。