《《微電子學(xué)概論》第七章_系統(tǒng)芯片soc設(shè)計(jì)》由會(huì)員分享，可在線(xiàn)閱讀，更多相關(guān)《《微電子學(xué)概論》第七章_系統(tǒng)芯片soc設(shè)計(jì)（43頁(yè)珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。
1、 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè) 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)世界集成電路設(shè)計(jì)技術(shù)發(fā)展現(xiàn)狀世界集成電路設(shè)計(jì)技術(shù)發(fā)展現(xiàn)狀世界集成電路加工工藝水平為世界集成電路加工工藝水平為0.130.13微米，正在微米，正在向向0.090.09微米、微米、1212英寸加工工藝過(guò)渡英寸加工工藝過(guò)渡系統(tǒng)芯片（系統(tǒng)芯片（System-on-ChipSystem-on-Chip）正在成為集成電）正在成為集成電路產(chǎn)品的主流路產(chǎn)品的主流超大規(guī)模集成電路超大規(guī)模集成電路IPIP復(fù)用（復(fù)用（IP ReuseIP Reuse）和硬軟）和硬軟件協(xié)同設(shè)計(jì)水平日益提高件協(xié)同設(shè)計(jì)水平日益提高集成電路集成電路設(shè)計(jì)業(yè)、制造業(yè)、封裝業(yè)設(shè)計(jì)業(yè)、制造業(yè)、封
2、裝業(yè)三業(yè)并舉，三業(yè)并舉，相對(duì)游離相對(duì)游離設(shè)計(jì)工具落后于設(shè)計(jì)水平設(shè)計(jì)工具落后于設(shè)計(jì)水平 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)SOC-擺脫IC設(shè)計(jì)困境的途徑 功能越來(lái)越復(fù)雜，一個(gè)團(tuán)隊(duì)不可能從每一個(gè)晶體管設(shè)計(jì)開(kāi)始，必須用第三方的IP核 多個(gè)芯片在I/O上會(huì)增加功耗，SOC方法可降低功耗 產(chǎn)品的生命周期越來(lái)越短，制版費(fèi)用越來(lái)越貴，芯片必須可以重構(gòu)，以延長(zhǎng)其生命周期，并且，產(chǎn)品的上市時(shí)間的壓力，要求快速開(kāi)發(fā) 深亞微米設(shè)計(jì)的問(wèn)題，時(shí)序收斂更加困難 芯片復(fù)雜度增加，使得驗(yàn)證更加困難 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)集成電路發(fā)展成系統(tǒng)芯片（集成電路發(fā)展成系統(tǒng)芯片（SOCSOC）分分立立元元件件集成集成電路電路IC系統(tǒng)芯片系統(tǒng)芯片
3、System On A ChipSystem On A Chip（SOCSOC）ICIC的速度很高、功耗很小，但的速度很高、功耗很小，但PCBPCB板板中的連線(xiàn)延時(shí)、噪聲、可靠性以及中的連線(xiàn)延時(shí)、噪聲、可靠性以及重量等因素的限制，已無(wú)法性能日重量等因素的限制，已無(wú)法性能日益提高滿(mǎn)足整機(jī)系統(tǒng)的要求益提高滿(mǎn)足整機(jī)系統(tǒng)的要求ICIC設(shè)計(jì)與制造技術(shù)水平的提高，設(shè)計(jì)與制造技術(shù)水平的提高，ICIC規(guī)模越來(lái)越大，已可以在一個(gè)規(guī)模越來(lái)越大，已可以在一個(gè)芯片上集成芯片上集成10109 9-10-101010個(gè)晶體管個(gè)晶體管在需求牽引和技術(shù)在需求牽引和技術(shù)推動(dòng)的雙重作用下推動(dòng)的雙重作用下將整個(gè)系統(tǒng)集成在將整個(gè)系統(tǒng)
4、集成在微電子芯片上微電子芯片上 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)OUTLINE系統(tǒng)芯片的基本概念和特點(diǎn)系統(tǒng)芯片的基本概念和特點(diǎn)SOC的設(shè)計(jì)過(guò)程SOC關(guān)鍵技術(shù)及目前面臨的主要問(wèn)題SOC的發(fā)展趨勢(shì) 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)SOC是什么？SOC（System on a Chip),系統(tǒng)芯片，片上系統(tǒng)，單芯片系統(tǒng)。一種實(shí)現(xiàn)復(fù)雜系統(tǒng)功能的超大規(guī)模集成電路系統(tǒng)芯片SOC不僅包含復(fù)雜的硬件電路部分，而且還包含軟件部分復(fù)雜硬件電路一般內(nèi)含一個(gè)和多個(gè)芯核（特指微處理器MPU、微控制器MCU或數(shù)字信號(hào)處理器DSP等作為軟件執(zhí)行載體的特殊IP），而且在設(shè)計(jì)中大量復(fù)用第三方的IP核一般采用超深亞微米工藝技術(shù)實(shí)現(xiàn) 下一頁(yè)下一頁(yè)
5、上一頁(yè)上一頁(yè)系統(tǒng)芯片系統(tǒng)芯片SOCSOC結(jié)構(gòu)示意圖結(jié)構(gòu)示意圖 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)nASIC(Application Specific Integrated Circuits) 設(shè)計(jì)方法學(xué)中的新技術(shù)，是指以嵌入式系統(tǒng)為核心，以IP 復(fù)用技術(shù)為基礎(chǔ)，集軟、硬件于一體，并追求產(chǎn)品系統(tǒng)最大包容的集成芯片n將一個(gè)系統(tǒng)的多個(gè)ICIC集成在一個(gè)芯片上可以提高系統(tǒng)性能、減小尺寸、降低成本系統(tǒng)芯片SOC封裝內(nèi)的系統(tǒng)（封裝內(nèi)的系統(tǒng)（System in PackageSystem in Package，SIPSIP）將組成系統(tǒng)的幾個(gè)不同工藝集成電路封裝在一起 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)n早期的SOCSOC概念
6、僅限于集成計(jì)算引擎、存儲(chǔ)器及邏輯電路n目前的SOCSOC 集成多種功能電路，可滿(mǎn)足不同的系統(tǒng)應(yīng)用的需要 如手機(jī)、數(shù)碼相機(jī)、MP3MP3播放機(jī)、DVDDVD播放機(jī)藍(lán)牙技術(shù)是一種無(wú)線(xiàn)數(shù)據(jù)和語(yǔ)音通信的全球標(biāo)準(zhǔn)，基于低成本短距離無(wú)線(xiàn)連接。包括微處理器、存儲(chǔ)器、RFRF電路、數(shù)字基帶處理器、模擬和數(shù)字接口、多種音頻和數(shù)據(jù)接口等藍(lán)牙藍(lán)牙SOCSOC 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)nSOCSOC設(shè)計(jì)與目前集成電路設(shè)計(jì)的區(qū)別：采用IPIP核進(jìn)行設(shè)計(jì)，提高設(shè)計(jì)產(chǎn)能軟硬件協(xié)調(diào)設(shè)計(jì)可集成不同類(lèi)型的功能模塊，如邏輯、模擬、光電、生物電等。需要更高的設(shè)計(jì)驗(yàn)證采用超深亞微米（VDSMVDSM）技術(shù)需要一個(gè)或多個(gè)嵌入式CPUCP
7、U和DSPDSP對(duì)設(shè)計(jì)人員的要求高具有可從外部對(duì)芯片進(jìn)行編程的功能 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè) 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)SOCSOC的實(shí)現(xiàn)方式：的實(shí)現(xiàn)方式：其一是其一是增加通用增加通用MPUMPU的功能和性能的功能和性能，并在片上集，并在片上集成較大的成較大的CacheCache、DROMDROM和和I/OI/O。其二是其二是設(shè)計(jì)專(zhuān)用芯片設(shè)計(jì)專(zhuān)用芯片，專(zhuān)用芯片可以大大提高，專(zhuān)用芯片可以大大提高芯片的面積利用率，從而減低成本。芯片的面積利用率，從而減低成本。一種基于一種基于CPUCPU和和DSP CoreDSP Core的的SOCSOC混合實(shí)現(xiàn)方式可混合實(shí)現(xiàn)方式可以在集成度和通用性?xún)煞矫婕骖櫍缫?/p>
8、在集成度和通用性?xún)煞矫婕骖櫍鏗PHP和和SUNSUN的的多媒體工作站多媒體工作站都把都把MPEGMPEG的圖象壓縮、的圖象壓縮、MODEMMODEM、FAXFAX和音頻處理，同時(shí)集成在和音頻處理，同時(shí)集成在SOCSOC中。中。 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)SOCSOC的技術(shù)瓶頸的技術(shù)瓶頸在于：在于：1)EDA1)EDA工具的能限工具的能限，EDAEDA工具總是趕不上工藝的發(fā)展。工具總是趕不上工藝的發(fā)展。2)IP2)IP模塊的兼容性：模塊的兼容性：各種各種IPIP模塊綜合時(shí)，很難得到最模塊綜合時(shí)，很難得到最佳的速度、面積和時(shí)序預(yù)測(cè)。也缺少統(tǒng)一的虛擬模塊佳的速度、面積和時(shí)序預(yù)測(cè)。也缺少統(tǒng)一的虛擬模塊
9、界面標(biāo)準(zhǔn)。界面標(biāo)準(zhǔn)。3)3)深亞微米帶來(lái)的挑戰(zhàn)：深亞微米帶來(lái)的挑戰(zhàn)：短溝道效應(yīng)、金屬層之間的短溝道效應(yīng)、金屬層之間的交叉效應(yīng)以及模塊間的信號(hào)規(guī)整度都對(duì)性能影響極大。交叉效應(yīng)以及模塊間的信號(hào)規(guī)整度都對(duì)性能影響極大。4 4）測(cè)試、封裝和散熱的困難。）測(cè)試、封裝和散熱的困難。 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)OUTLINE系統(tǒng)芯片的基本概念和特點(diǎn)SOCSOC的設(shè)計(jì)過(guò)程的設(shè)計(jì)過(guò)程SOC關(guān)鍵技術(shù)及目前面臨的主要問(wèn)題SOC的發(fā)展趨勢(shì) 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)SOCSOC的設(shè)計(jì)過(guò)程的設(shè)計(jì)過(guò)程 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)OUTLINE系統(tǒng)芯片的基本概念和特點(diǎn)SOC的設(shè)計(jì)過(guò)程SOCSOC關(guān)鍵技術(shù)及目前面臨的主要問(wèn)題關(guān)鍵技
10、術(shù)及目前面臨的主要問(wèn)題SOC的發(fā)展趨勢(shì) 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)SOCSOC關(guān)鍵技術(shù)關(guān)鍵技術(shù)n軟硬件協(xié)同設(shè)計(jì)：傳統(tǒng)設(shè)計(jì)以硬件為主, SOC設(shè)計(jì)中不僅有復(fù)雜硬件設(shè)計(jì)，還要考慮軟件nIP核技術(shù)：IP核的設(shè)計(jì)和復(fù)用n超深亞微米技術(shù) 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)軟硬件協(xié)同設(shè)計(jì)n劃分理論：符合系統(tǒng)要求、符合實(shí)現(xiàn)代價(jià)約束的硬件和軟件架構(gòu)，使代價(jià)最小，性能優(yōu)化 仍在發(fā)展中n系統(tǒng)描述語(yǔ)言：定義系統(tǒng)級(jí)軟件描述及硬件描述 傳統(tǒng)的HDLHDL語(yǔ)言，與軟件設(shè)計(jì)語(yǔ)言不一致，難以將軟件和硬件連接在一起進(jìn)行協(xié)同的設(shè)計(jì)、驗(yàn)證n從軟件語(yǔ)言上發(fā)展起來(lái)，可以對(duì)硬件建模，考慮硬件中的并行性、時(shí)間概念、重新啟動(dòng)機(jī)制等 下一頁(yè)下一頁(yè)上一頁(yè)上
11、一頁(yè)n出現(xiàn)背景：設(shè)計(jì)復(fù)雜度高，需要進(jìn)入市場(chǎng)的時(shí)間短n進(jìn)行設(shè)計(jì)復(fù)用：采用前人成功的經(jīng)驗(yàn)和設(shè)計(jì)成果例：處理器內(nèi)核的復(fù)用可以使設(shè)計(jì)人員從繁重的處理器設(shè)計(jì)中解脫出來(lái)，更加關(guān)注于系統(tǒng)功能的實(shí)現(xiàn)和系統(tǒng)性能的提高IP核設(shè)計(jì)技術(shù) 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)IP核是什么？IP（Intellectual Property）：知識(shí)產(chǎn)權(quán)1）有獨(dú)立功能的、經(jīng)過(guò)驗(yàn)證的集成電路設(shè)計(jì)；2）為了易于重用而按嵌入式要求專(zhuān)門(mén)設(shè)計(jì)的；3）面積、速度、功耗、工藝容差上都是優(yōu)化的；基于基于IPIP復(fù)用的復(fù)用的SOCSOC設(shè)計(jì)設(shè)計(jì) 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)計(jì)算引擎類(lèi):RISC:RISC（MIPS, ARMMIPS, ARM）和x86 CIS
12、Cx86 CISC通信類(lèi): TI, LUCENT, ADI, MOTOROLA: TI, LUCENT, ADI, MOTOROLA的OAKOAK和PINEPINE核(DSP)(DSP)、MCUMCU嵌入式存儲(chǔ)器類(lèi)混合信號(hào)類(lèi)：數(shù)模混合IPIP其它類(lèi)型：如調(diào)制/ /解調(diào)，數(shù)據(jù)壓縮，加密，語(yǔ)音編碼，ISDNISDN，USBUSB等IPIP核的分類(lèi)n按照應(yīng)用種類(lèi)劃分 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)IPIP核的分類(lèi)n按照描述和實(shí)現(xiàn)形式劃分軟IP硬IP固IP特點(diǎn)：以HDLHDL描述；性能通過(guò)時(shí)序模擬驗(yàn)證，不依賴(lài)于工藝和實(shí)現(xiàn)技術(shù)，可復(fù)用性高，可將軟核映射到自己的工藝上；問(wèn)題：價(jià)格高，提供者不多；用于問(wèn)題：價(jià)格高
13、，提供者不多；用于SOCSOC設(shè)計(jì)設(shè)計(jì)時(shí)需要很多的設(shè)計(jì)投入；風(fēng)險(xiǎn)大；是否可以時(shí)需要很多的設(shè)計(jì)投入；風(fēng)險(xiǎn)大；是否可以結(jié)合任一工藝庫(kù)進(jìn)行綜合仍是問(wèn)題結(jié)合任一工藝庫(kù)進(jìn)行綜合仍是問(wèn)題特點(diǎn)：以版圖形式描述；性能和面積經(jīng)過(guò)優(yōu)化；經(jīng)過(guò)工藝流片驗(yàn)證；當(dāng)用于SOC設(shè)計(jì)時(shí)所需設(shè)計(jì)投入較少；安全性較高問(wèn)題：與工藝有關(guān)，在具體物理功能和性能方面難以修改；與工藝的相關(guān)性使電路其他部分的設(shè)計(jì)也需要使用該工藝特點(diǎn)：以網(wǎng)表描述；經(jīng)過(guò)了FPGAFPGA硬件驗(yàn)證；時(shí)序特性經(jīng)過(guò)嚴(yán)格檢驗(yàn)，只要保證布局布線(xiàn)中關(guān)鍵路徑的寄生參數(shù)不引起時(shí)序錯(cuò)誤就可以保證芯片設(shè)計(jì)的正確性。問(wèn)題：與工藝相關(guān)限制了其使用范圍；網(wǎng)表的難讀性使發(fā)生時(shí)序錯(cuò)誤難以修改
14、 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)n第三方IPIP供應(yīng)商例：ARMARM（advanced RISC Machinesadvanced RISC Machines）,Rambus,Rambus公司：著重一種高度優(yōu)化的硬IPIP開(kāi)發(fā) Virtual Chips, Mentor GraphicsVirtual Chips, Mentor Graphics：提供軟IPIP庫(kù)n 各公司自己開(kāi)發(fā)IPIPFOUNDRYFOUNDRY代工廠(chǎng)代工廠(chǎng)EDAEDA工具開(kāi)發(fā)商工具開(kāi)發(fā)商IPIP核供應(yīng)商核供應(yīng)商單元庫(kù)開(kāi)發(fā)商單元庫(kù)開(kāi)發(fā)商ASICASIC設(shè)計(jì)公司設(shè)計(jì)公司.ICSOC20世紀(jì)90年代 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)基于I
15、P復(fù)用的SOC設(shè)計(jì)n系統(tǒng)芯片SOC一般采用基于核設(shè)計(jì)，它是指將一個(gè)系統(tǒng)按功能劃分成若干模塊，然后直接利用第三方設(shè)計(jì)好的IP核，并將他們集成為一個(gè)具有特定功能芯片的過(guò)程。n基于核設(shè)計(jì)的核心就是復(fù)用IP核。nIP核復(fù)用絕不等同于集成電路設(shè)計(jì)中的單元庫(kù)的使用，不是一些IP核的簡(jiǎn)單堆砌，還包含IP核測(cè)試復(fù)用。n為了實(shí)現(xiàn)IP核的測(cè)試復(fù)用，需要在結(jié)構(gòu)上進(jìn)行精心設(shè)計(jì) 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)IPIP核復(fù)用技術(shù)核復(fù)用技術(shù)IPIP核復(fù)用技術(shù)核復(fù)用技術(shù)IP核生成IP核的復(fù)用IP核保護(hù)比ICIC設(shè)計(jì)更為嚴(yán)格完整的文件化：需要給出規(guī)格說(shuō)明、設(shè)計(jì)描述、測(cè)試方案 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)nIPIP核核復(fù)用IPIP選擇：目
16、前可供選擇的好的IPIP還有限IPIP集成不是IPIP核的簡(jiǎn)單堆砌，會(huì)出現(xiàn)一些問(wèn)題，尤其接口和時(shí)序問(wèn)題、信號(hào)完整性、功耗等問(wèn)題不同電路之間的兼容問(wèn)題：模擬及混合信號(hào)、射頻等不同類(lèi)型電路的集成要求不同 EDAEDA工具還需發(fā)展 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)n由于不同類(lèi)型電路集成在一起，驗(yàn)證工作變得十分困難n 數(shù)字電路、模擬電路、存儲(chǔ)器電路的驗(yàn)證n 混合電路仿真模擬n 時(shí)延、功耗、信號(hào)完整性的驗(yàn)證以及后仿真SOCSOC驗(yàn)證驗(yàn)證 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)nIP核的測(cè)試(core-level test) 完成對(duì)獨(dú)立IP核的測(cè)試nIP核的測(cè)試訪(fǎng)問(wèn)(core test access) 完成對(duì)IP核提供測(cè)試激勵(lì)
17、，并將測(cè)試響應(yīng)從IP核中輸出nIP核測(cè)試外殼(core test wrapper) 提供嵌入的IP核與其SOC環(huán)境交互的接口SOCSOC測(cè)試測(cè)試SOCSOC中中IPIP核的測(cè)試核的測(cè)試 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)n天線(xiàn)效應(yīng)（antenna effect） 電荷聚集在金屬線(xiàn)上n電遷移效應(yīng)（electromigration effect） 電荷的移動(dòng)引起斷路n信號(hào)的完整性(signal integrity) 電路中信號(hào)產(chǎn)生正確響應(yīng)的能力SOCSOC的物理設(shè)計(jì)考慮的物理設(shè)計(jì)考慮 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)OUTLINE系統(tǒng)芯片的基本概念和特點(diǎn)SOC的設(shè)計(jì)過(guò)程SOC關(guān)鍵技術(shù)及目前面臨的主要問(wèn)題SOCSOC
18、的發(fā)展趨勢(shì)的發(fā)展趨勢(shì) 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)系統(tǒng)集成提高設(shè)計(jì)產(chǎn)能涵蓋不同技術(shù)用IPIP核復(fù)用SOCSOC的發(fā)展趨勢(shì)的發(fā)展趨勢(shì)n系統(tǒng)芯片進(jìn)行混合技術(shù)設(shè)計(jì)，包括高性能或低功耗邏輯、嵌入式DRAMDRAM、模擬、射頻等技術(shù)的集成。廣義的SOCSOC還可以包括微機(jī)電系統(tǒng)(MEMS)(MEMS)、光輸入/ /輸出等 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)它對(duì)微電子技術(shù)的推動(dòng)作用不亞于自2020世紀(jì)5050年代末快速發(fā)展起來(lái)的集成電路技術(shù)2121世紀(jì)將是SOCSOC快速發(fā)展的時(shí)代，將成為市場(chǎng)的主導(dǎo)，加速電子產(chǎn)品的更新?lián)Q代 隨著需求的不斷發(fā)展，專(zhuān)家預(yù)測(cè)，以硅技術(shù)為基礎(chǔ)的集成電路產(chǎn)業(yè)還至少將發(fā)展1 12 2個(gè)世紀(jì)。n系統(tǒng)
19、芯片(SOC)(SOC) 是微電子設(shè)計(jì)領(lǐng)域的一場(chǎng)革命, ,改變傳統(tǒng)的ICIC設(shè)計(jì)思路和設(shè)計(jì)方法; ;促進(jìn)整機(jī)系統(tǒng)的發(fā)展，帶來(lái)革命性變化SOC和IC的關(guān)系IC和分立元器件的關(guān)系類(lèi)似 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)未來(lái)的方向1: 封裝內(nèi)的系統(tǒng)（SIP）1 基于不同工藝的技術(shù)，如砷化鎵、鍺硅、或硅管芯，無(wú)論是邏輯電路、存儲(chǔ)器、RF、模擬還是數(shù)字電路，都可以裝配在同一封裝中，并滿(mǎn)足熱學(xué)、電學(xué)和機(jī)械性能；2 不同尺寸的工藝，如180納米65納米的管芯可以在一個(gè)封裝內(nèi)并存；3 其他技術(shù)，如MEMS、光電、視頻器件都可以集成在同一個(gè)SIP內(nèi)。 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)未來(lái)的方向1: 封裝內(nèi)的系統(tǒng)（SIP）4 不同
20、的互連技術(shù)，如引線(xiàn)鍵合、倒裝焊、都可以用于同一個(gè)封裝內(nèi)；5 其他無(wú)源器件如天線(xiàn)、不平衡變壓器、濾波器、散熱器、諧振器、連接器和屏蔽器等都可以制作在同一個(gè)封裝內(nèi)；6 OEM產(chǎn)品的修改和升級(jí)可以通過(guò)換用新的管芯來(lái)實(shí)現(xiàn)。 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)未來(lái)的方向2:可編程的SOC 在傳統(tǒng)的SOC中集成一片可編程的邏輯，成為可配置的架構(gòu) （FPGA SOC）； 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)SOCSOC在推進(jìn)人類(lèi)社會(huì)信息化進(jìn)程地同時(shí)，也推動(dòng)微電子學(xué)科自身在推進(jìn)人類(lèi)社會(huì)信息化進(jìn)程地同時(shí)，也推動(dòng)微電子學(xué)科自身的發(fā)展。的發(fā)展。 2121世紀(jì)世紀(jì)“半導(dǎo)體集成化芯片系統(tǒng)基礎(chǔ)研究半導(dǎo)體集成化芯片系統(tǒng)基礎(chǔ)研究” ” 的一個(gè)重的
21、一個(gè)重要發(fā)展方向，即由要發(fā)展方向，即由集成集成電路電路(IC)(IC)向集成系統(tǒng)向集成系統(tǒng)(IS)(IS) 的轉(zhuǎn)變。的轉(zhuǎn)變。SOCSOC的實(shí)現(xiàn)還面臨許多挑戰(zhàn)：的實(shí)現(xiàn)還面臨許多挑戰(zhàn)：傳統(tǒng)傳統(tǒng)ICIC設(shè)計(jì)與工藝制造的差距正在拉大，設(shè)計(jì)與工藝制造的差距正在拉大，EDAEDA工具能提供的年增長(zhǎng)工具能提供的年增長(zhǎng)率僅為率僅為2121，而按，而按MooreMoore定律發(fā)展的制造能力年增長(zhǎng)率定律發(fā)展的制造能力年增長(zhǎng)率5858。驗(yàn)證、測(cè)試和設(shè)計(jì)的差距也在拉大，驗(yàn)證、測(cè)試和設(shè)計(jì)的差距也在拉大，驗(yàn)證一個(gè)復(fù)雜系統(tǒng)設(shè)計(jì)的正驗(yàn)證一個(gè)復(fù)雜系統(tǒng)設(shè)計(jì)的正確性確性和和測(cè)試工藝的缺陷測(cè)試工藝的缺陷，使之對(duì)，使之對(duì)EDAEDA工
22、具的計(jì)算能力的要求難以承工具的計(jì)算能力的要求難以承受受只有及時(shí)開(kāi)展只有及時(shí)開(kāi)展SOCSOC設(shè)計(jì)自動(dòng)化方法的基礎(chǔ)研究，建立新的設(shè)計(jì)自動(dòng)化方法的基礎(chǔ)研究，建立新的SOCSOC設(shè)計(jì)設(shè)計(jì)與測(cè)試方法學(xué)，才能彌補(bǔ)這一差距。與測(cè)試方法學(xué)，才能彌補(bǔ)這一差距。 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè) SOCSOC的的設(shè)計(jì)的專(zhuān)業(yè)化水平設(shè)計(jì)的專(zhuān)業(yè)化水平越來(lái)越高，促成了越來(lái)越高，促成了設(shè)計(jì)平臺(tái)的前端設(shè)計(jì)平臺(tái)的前端越越來(lái)越依賴(lài)系統(tǒng)，來(lái)越依賴(lài)系統(tǒng)，設(shè)計(jì)平臺(tái)的后端設(shè)計(jì)平臺(tái)的后端越來(lái)越依賴(lài)工藝：越來(lái)越依賴(lài)工藝：前端是一個(gè)建立系統(tǒng)級(jí)描述、驗(yàn)證的仿真平臺(tái)前端是一個(gè)建立系統(tǒng)級(jí)描述、驗(yàn)證的仿真平臺(tái)：要有對(duì)市場(chǎng)需求快速反應(yīng)的專(zhuān)業(yè)背景要有對(duì)市場(chǎng)需求快
23、速反應(yīng)的專(zhuān)業(yè)背景要有豐富的可重用的要有豐富的可重用的(IP)(IP)設(shè)計(jì)資源設(shè)計(jì)資源軟、硬件的協(xié)同設(shè)計(jì)的能力軟、硬件的協(xié)同設(shè)計(jì)的能力管理設(shè)計(jì)的經(jīng)驗(yàn)和團(tuán)隊(duì)合作精神管理設(shè)計(jì)的經(jīng)驗(yàn)和團(tuán)隊(duì)合作精神后端是一個(gè)高效、可靠的實(shí)現(xiàn)設(shè)計(jì)的工藝環(huán)境：后端是一個(gè)高效、可靠的實(shí)現(xiàn)設(shè)計(jì)的工藝環(huán)境：穩(wěn)定的工藝流程穩(wěn)定的工藝流程( (人員和素質(zhì)人員和素質(zhì)) )豐富的經(jīng)工藝驗(yàn)證過(guò)的固核豐富的經(jīng)工藝驗(yàn)證過(guò)的固核靈活的代工方式靈活的代工方式( (如如MPWMPW支持等支持等) )制造、測(cè)試和封裝一體化的服務(wù)制造、測(cè)試和封裝一體化的服務(wù) 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)1 1、SOCSOC集成方法學(xué)研究的對(duì)象：集成方法學(xué)研究的對(duì)象：信息處
24、理算法和協(xié)議到信息處理算法和協(xié)議到SOCSOC的結(jié)構(gòu)映射的結(jié)構(gòu)映射：建立軟、硬件：建立軟、硬件設(shè)計(jì)的統(tǒng)一框架、公共母線(xiàn)，處理好數(shù)據(jù)流、控制流和設(shè)計(jì)的統(tǒng)一框架、公共母線(xiàn)，處理好數(shù)據(jù)流、控制流和地址流。地址流。芯核及其可復(fù)用性和可嵌入性：芯核及其可復(fù)用性和可嵌入性：以以MPUMPU和和DSPDSP為核建立為核建立RTOSRTOS支持的支持的GPIOGPIO，實(shí)現(xiàn)，實(shí)現(xiàn)MidWareMidWare支撐的支撐的APIAPI高性能、低功耗電路與系統(tǒng)高性能、低功耗電路與系統(tǒng)：這是實(shí)現(xiàn)無(wú)線(xiàn)、可移動(dòng)多：這是實(shí)現(xiàn)無(wú)線(xiàn)、可移動(dòng)多媒體系統(tǒng)的便攜電子產(chǎn)品的關(guān)鍵媒體系統(tǒng)的便攜電子產(chǎn)品的關(guān)鍵新型定時(shí)系統(tǒng)與異步系統(tǒng)新型定時(shí)
25、系統(tǒng)與異步系統(tǒng)模擬、射頻及混合信號(hào)集成電路模擬、射頻及混合信號(hào)集成電路 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)2 SOC2 SOC的綜合、驗(yàn)證與測(cè)試?yán)碚摰木C合、驗(yàn)證與測(cè)試?yán)碚摰难芯績(jī)?nèi)容：研究?jī)?nèi)容：芯片系統(tǒng)的行為表示理論：芯片系統(tǒng)的行為表示理論：預(yù)估功耗、互連線(xiàn)延時(shí)、噪聲、預(yù)估功耗、互連線(xiàn)延時(shí)、噪聲、可靠性等可靠性等SOCSOC的高層次抽象模型和結(jié)構(gòu)化表示理論。的高層次抽象模型和結(jié)構(gòu)化表示理論?；ミB線(xiàn)的建模、仿真與線(xiàn)網(wǎng)綜合互連線(xiàn)的建模、仿真與線(xiàn)網(wǎng)綜合：以互連線(xiàn)為中心的模式：以互連線(xiàn)為中心的模式需要研究互連線(xiàn)的建模與快速仿真方法，以及時(shí)鐘線(xiàn)網(wǎng)和需要研究互連線(xiàn)的建模與快速仿真方法，以及時(shí)鐘線(xiàn)網(wǎng)和電源線(xiàn)網(wǎng)的仿真和綜
26、合。電源線(xiàn)網(wǎng)的仿真和綜合。與物理層相關(guān)的系統(tǒng)綜合與物理層相關(guān)的系統(tǒng)綜合：當(dāng)互連線(xiàn)決定了芯片延遲性能：當(dāng)互連線(xiàn)決定了芯片延遲性能時(shí)，融合系統(tǒng)綜合和布局綜合可解決設(shè)計(jì)不收斂的難題。時(shí)，融合系統(tǒng)綜合和布局綜合可解決設(shè)計(jì)不收斂的難題。從行為級(jí)到版圖級(jí)的驗(yàn)證與測(cè)試生成：從行為級(jí)到版圖級(jí)的驗(yàn)證與測(cè)試生成：復(fù)雜度使驗(yàn)證和測(cè)復(fù)雜度使驗(yàn)證和測(cè)試生成占試生成占SOCSOC設(shè)計(jì)時(shí)間的設(shè)計(jì)時(shí)間的50%50%以上，必須研究新型故障模型以上，必須研究新型故障模型的建模和故障模擬技術(shù)。的建模和故障模擬技術(shù)。SOCSOC的可測(cè)試性設(shè)計(jì)：的可測(cè)試性設(shè)計(jì)：SOCSOC中器件數(shù)與引腳數(shù)的比率大大提中器件數(shù)與引腳數(shù)的比率大大提高，如
27、何保證高，如何保證SOCSOC的可測(cè)試性成為嚴(yán)峻的挑戰(zhàn)。的可測(cè)試性成為嚴(yán)峻的挑戰(zhàn)。 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)3 3、用于、用于SOCSOC的集成微傳感系統(tǒng)的集成微傳感系統(tǒng)微觀聲、光、熱、力、電耦合與等效分析微觀聲、光、熱、力、電耦合與等效分析微結(jié)構(gòu)動(dòng)力學(xué)建模分析：微結(jié)構(gòu)動(dòng)力學(xué)建模分析：研究微觀輸運(yùn)機(jī)制與非線(xiàn)性效研究微觀輸運(yùn)機(jī)制與非線(xiàn)性效應(yīng)對(duì)微傳感器敏感結(jié)構(gòu)的響應(yīng)的影響。應(yīng)對(duì)微傳感器敏感結(jié)構(gòu)的響應(yīng)的影響。集成微傳感器、陣列芯片和分析系統(tǒng)：集成微傳感器、陣列芯片和分析系統(tǒng)：研究微傳感器及其預(yù)處理電路的集成技術(shù)研究微傳感器及其預(yù)處理電路的集成技術(shù)微傳感器陣列形成與信號(hào)時(shí)空預(yù)處理能力。微傳感器陣列形成
28、與信號(hào)時(shí)空預(yù)處理能力。微傳感與集成電路的兼容性：微傳感與集成電路的兼容性：集成工藝的兼容性和微結(jié)構(gòu)與集成電路的兼容技術(shù)。集成工藝的兼容性和微結(jié)構(gòu)與集成電路的兼容技術(shù)。解決解決微傳感器與數(shù)字微傳感器與數(shù)字CMOSCMOS工藝的兼容性工藝的兼容性問(wèn)題問(wèn)題 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)4 4、面向、面向SOCSOC的的小尺寸小尺寸MOSMOS器件科學(xué)問(wèn)題器件科學(xué)問(wèn)題研究：研究：亞亞0.10.1微米微米MOSMOS器件結(jié)構(gòu)器件結(jié)構(gòu)：高：高K K柵介質(zhì)、及新型柵電極、源漏柵介質(zhì)、及新型柵電極、源漏結(jié)構(gòu)等為突破亞結(jié)構(gòu)等為突破亞0.10.1微米微米MOSMOS器件限制提供技術(shù)平臺(tái)。器件限制提供技術(shù)平臺(tái)。0.10
29、.1微米級(jí)微米級(jí)MOSMOS器件模型、參數(shù)提取和仿真：器件模型、參數(shù)提取和仿真：建立適于建立適于SOCSOC設(shè)設(shè)計(jì)的計(jì)的0.10.1微米級(jí)微米級(jí)MOSMOS器件模型，探討參數(shù)提取及電路仿真的方器件模型，探討參數(shù)提取及電路仿真的方法。法。0.10.1微米級(jí)微米級(jí)MOSMOS器件的可靠性分析器件的可靠性分析：解決器件、互連可靠性：解決器件、互連可靠性及熱效應(yīng)問(wèn)題。及熱效應(yīng)問(wèn)題。0.10.1微米級(jí)器件用硅材料的缺陷問(wèn)題微米級(jí)器件用硅材料的缺陷問(wèn)題：研究納米級(jí)微觀缺陷：研究納米級(jí)微觀缺陷在生長(zhǎng)和后工藝過(guò)程中的演變特征，揭示相關(guān)的物理機(jī)制在生長(zhǎng)和后工藝過(guò)程中的演變特征，揭示相關(guān)的物理機(jī)制0.10.1微米
30、級(jí)器件光刻工藝基礎(chǔ)微米級(jí)器件光刻工藝基礎(chǔ)：X X射線(xiàn)及電子束的新一代射線(xiàn)及電子束的新一代0.10.1微米級(jí)光刻技術(shù)。微米級(jí)光刻技術(shù)。 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)5 5、適于、適于SOCSOC的新材料及新器件探索與集成研究：的新材料及新器件探索與集成研究：低功耗高性能低功耗高性能SOCSOC器件及材料：器件及材料：0.10.1微米和微米和1V1V左右電源電壓的低功耗深亞微米器左右電源電壓的低功耗深亞微米器件件研制新型低功耗高性能研制新型低功耗高性能SOCSOC器件電路。器件電路。射頻電路用的新器件和相關(guān)材料問(wèn)題：射頻電路用的新器件和相關(guān)材料問(wèn)題：SiGeSiGe、SiGeCSiGeC等新型硅基異質(zhì)結(jié)構(gòu)材料及器件研等新型硅基異質(zhì)結(jié)構(gòu)材料及器件研究究GaAsGaAs射頻模擬電路與硅射頻模擬電路與硅CMOSCMOS工藝不兼容對(duì)無(wú)線(xiàn)通工藝不兼容對(duì)無(wú)線(xiàn)通訊訊SOCSOC的制約的制約 下一頁(yè)下一頁(yè)上一頁(yè)上一頁(yè)作 業(yè)1、簡(jiǎn)述SOC的概念，IP核的概念2、按照描述和實(shí)現(xiàn)形式劃分，IPIP核的分類(lèi)及其各自的特點(diǎn)？
《微電子學(xué)概論》第七章_系統(tǒng)芯片soc設(shè)計(jì)
