《數(shù)字電路設計CH》PPT課件.ppt

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01,5.5可編程時序邏輯電路,5.5.1可編程計數(shù)器,一、可編程同步加法計數(shù)器,若N=11,0011,1,0,0,1,,,,,二、可編程同步減法計數(shù)器,利用集成減法或可逆計數(shù)器的預置數(shù)功能實現(xiàn)。,如二進制減法計數(shù)器CC14526：,異步清零異步置數(shù),CF—級聯(lián)反饋輸入,(一)N16,1,,級聯(lián)原則:,1.最高一級的CF接1；,,,2.BO接低一級的CF；,,3.低一級的Q3接高一級的CP；,,,4.最低一級的BO接本級的EN；,,,,5.其余各級的EN=0；,,,,6.各級的CR接在一起、LD接在一起由S控制。,,,CR,,,,,,,N0,工作原理:,,,N1,1.將預置數(shù)送入計數(shù)器，使N=N0+16N1；,2.因CF0=B1=0，一直按減法規(guī)律計數(shù)；,3.當高一級減至0，CF0=B1=1，待低一級也減至0，EN=B0=0，禁止CP輸入，計數(shù)完成。,,,,,,5.5.2可編程邏輯器件(PLD),(ProgrammableLogicDevice),一、PLD的基本結構和分類,(一)基本結構,PLD的輸入緩沖電路,,,,,(二)分類,1.按可編程情況分,,,,,(1)PROM,—可編程只讀存儲器,I2I1I0,O2O1O0,與陣列(固定),或陣列(可編程),缺點：?只能實現(xiàn)標準與或式?芯片面積大?利用率低,不經濟,用途：?存儲器?函數(shù)表?顯示譯碼電路,(ProgrammableReadOnlyMemory）,,,,,(2)PLA,—可編程邏輯陣列,與陣列(可編程),或陣列(可編程),優(yōu)點：?與陣列、或陣列都可編程?能實現(xiàn)最簡與或式,缺點：?價格較高?門的利用率不高,(ProgrammableLogicArray),,,,,(3)PAL,—可編程陣列邏輯,與陣列(可編程),或陣列(固定),優(yōu)點：?速度高?價格低?采用編程器現(xiàn)場編程,缺點：?輸出方式固定一次編程,(ProgrammableArrayLogic),,,,,(4)GAL,—通用陣列邏輯,與陣列(可編程),或陣列(固定),優(yōu)點：?具有PAL的功能?采用邏輯宏單元使輸出自行組態(tài)?功能更強，使用靈活，應用廣泛,(GenericArrayLogic),,,,,2.按可編程和改寫方法分,3.按組合、時序分,組合型PAL,組合電路,,PROM、PLA,時序電路,,時序型PAL,GAL,(也可實現(xiàn)組合電路),,,,,二、PLD的基本原理,PROM的原理已在第三章介紹，不贅述,(一)PAL的基本原理,1.基本門陣列結構,,輸入項,第一乘積項控制三態(tài)輸出,可編程與陣列,固定或門,,,,,2.PAL的異步I/O輸出結構,3.PAL的寄存器輸出結構,D觸發(fā)器的輸出端引入反饋,能實現(xiàn)計數(shù)、移位等。,,,,,4.組合型PAL,(PAL16L8),輸入變量：I1?I10，IO2?IO7,輸出變量：O1、IO2?IO7、O8,,,,,5.時序型PAL,CP控制6個D觸發(fā)器接受相應或門輸出Q經緩沖反饋回與陣列，實現(xiàn)寄存功能。,,,,,,(二)GAL的基本原理,在PAL結構的基礎上，采用輸出邏輯宏單元結構構成GAL。,輸出邏輯宏單元(OLMC—OutLogicCell),?OLMC有5種不同的輸出組態(tài)?5種輸出組態(tài)由結構控制字來決定?通過編程對GAL芯片內部的結構控制字寄存器進行設置,,,,,1.輸出邏輯宏單元OLMC,接與陣列,,兩個2選1數(shù)據(jù)選擇器,兩個4選1數(shù)據(jù)選擇器,乘積項數(shù)據(jù)選擇器,輸出數(shù)據(jù)選擇器,三態(tài)數(shù)據(jù)選擇器,反饋數(shù)據(jù)選擇器,反饋,,,,,2.FMUX的輸出與三個結構控制字的關系,,,,,3.OLMC的輸出組態(tài),,,,,4.GAL的主要特點,(1)通用性強,?每一個OLMC均可組態(tài)成組合或時序電路,?輸入引腳不夠時可將OLMC組合成輸入端,?可構成較復雜的時序電路,(2)100%可編程,?可重復擦寫上百次甚至萬次,PAL為一次編程,(3)100%可測試,(4)隱含成本低,?與原始成本大致相同,,,,,5.幾種常見的GAL器件,三、高密度可編程邏輯器件HDPLD（略）,四、PLD編程（略）,,,,,