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1、第五章集成電路設(shè)計(jì),集成電路設(shè)計(jì)與制造的主要流程框架,設(shè)計(jì),芯片檢測(cè),單晶、外延材料,掩膜版,芯片制造過程,封裝,測(cè)試,,,,,,,,,,,,,,系統(tǒng)需求,,功能設(shè)計(jì) 邏輯設(shè)計(jì) 電路設(shè)計(jì) 掩模版圖設(shè)計(jì) 計(jì)算機(jī)仿真,,,,集成電路的設(shè)計(jì)過程: 設(shè)計(jì)創(chuàng)意 + 仿真驗(yàn)證,集成電路芯片設(shè)計(jì)過程框架,是,功能要求,行為設(shè)計(jì)（VHDL）,行為仿真,綜合、優(yōu)化網(wǎng)表,時(shí)序仿真,布局布線版圖,后仿真,,,,,,,,,,,,,,,,,,,否,是,否,否,是,完成,設(shè)計(jì)業(yè),引 言,半導(dǎo)體器件物理基礎(chǔ)：包括PN結(jié)的物理機(jī)制、雙極管、MOS管的工作原理等 器件 小規(guī)模電路 大規(guī)模電路 超大規(guī)模電路
2、 甚大規(guī)模電路 電路的制備工藝：光刻、刻蝕、氧化、離子注入、擴(kuò)散、化學(xué)氣相淀積、金屬蒸發(fā)或?yàn)R射、封裝等工序 集成電路設(shè)計(jì)：另一重要環(huán)節(jié)，最能反映人的能動(dòng)性 結(jié)合具體的電路，具體的系統(tǒng)，設(shè)計(jì)出各種各樣的電路,,,,,,掌握正確的設(shè)計(jì)方法，可以以不變應(yīng)萬變，隨著電路規(guī)模的增大，計(jì)算機(jī)輔助設(shè)計(jì)手段在集成電路設(shè)計(jì)中起著越來越重要的作用,引 言,什么是集成電路？(相對(duì)分立器件組成的電路而言) 把組成電路的元件、器件以及相互間的連線放在單個(gè)芯片上，整個(gè)電路就在這個(gè)芯片上，把這個(gè)芯片放到管殼中進(jìn)行封裝，電路與外部的連接靠引腳完成。 什么是集成電路設(shè)計(jì)？ 根據(jù)電路功能和性能的要求，在正確選擇系統(tǒng)配置、
3、電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計(jì)規(guī)則的情況下，盡量減小芯片面積，降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期，以保證全局優(yōu)化，設(shè)計(jì)出滿足要求的集成電路。,,設(shè)計(jì)的基本過程 功能設(shè)計(jì) 邏輯和電路設(shè)計(jì) 版圖設(shè)計(jì) 集成電路設(shè)計(jì)的最終輸出是掩膜版圖，通過制版和工藝流片可以得到所需的集成電路。 設(shè)計(jì)與制備之間的接口：版圖,設(shè)計(jì)特點(diǎn)和設(shè)計(jì)信息描述,設(shè)計(jì)特點(diǎn)(與分立電路相比) 對(duì)設(shè)計(jì)正確性提出更為嚴(yán)格的要求 測(cè)試問題 版圖設(shè)計(jì)：布局布線 分層分級(jí)設(shè)計(jì)(Hierarchical design)和模塊化設(shè)計(jì) 高度復(fù)雜電路系統(tǒng)的要求 什么是分層分級(jí)設(shè)計(jì)？ 將一個(gè)復(fù)雜的集成電路系統(tǒng)的設(shè)計(jì)問題分解為復(fù)雜性較低的設(shè)計(jì)級(jí)別，這個(gè)級(jí)別
4、可以再分解到復(fù)雜性更低的設(shè)計(jì)級(jí)別；這樣的分解一直繼續(xù)到使最終的設(shè)計(jì)級(jí)別的復(fù)雜性足夠低，也就是說，能相當(dāng)容易地由這一級(jí)設(shè)計(jì)出的單元逐級(jí)組織起復(fù)雜的系統(tǒng)。一般來說，級(jí)別越高，抽象程度越高；級(jí)別越低，細(xì)節(jié)越具體,從層次和域表示分層分級(jí)設(shè)計(jì)思想,域：行為域：集成電路的功能 結(jié)構(gòu)域：集成電路的邏輯和電路組成 物理域：集成電路掩膜版的幾何特性和物理特性的具體實(shí)現(xiàn) 層次：系統(tǒng)級(jí)、算法級(jí)、寄存器傳輸級(jí)(也稱RTL級(jí))、 邏輯級(jí)與電路級(jí),,,設(shè)計(jì)信息描述,,舉例：x=ab+ab；CMOS與非門；CMOS反相器版圖,什么是版圖？一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來表示。
5、 版圖與所采用的制備工藝緊密相關(guān),設(shè)計(jì)流程,理想的設(shè)計(jì)流程(自頂向下：TOP-DOWN） 系統(tǒng)功能設(shè)計(jì)，邏輯和電路設(shè)計(jì)，版圖設(shè)計(jì),典型的實(shí)際設(shè)計(jì)流程,需要較多的人工干預(yù) 某些設(shè)計(jì)階段無自動(dòng)設(shè)計(jì)軟件，通過模擬分析軟件來完成設(shè)計(jì) 各級(jí)設(shè)計(jì)需要驗(yàn)證,典型的實(shí)際設(shè)計(jì)流程,1、系統(tǒng)功能設(shè)計(jì) 目標(biāo)：實(shí)現(xiàn)系統(tǒng)功能，滿足基本性能要求 過程：功能塊劃分，RTL級(jí)描述，行為仿真 功能塊劃分 RTL級(jí)描述（RTL級(jí)VHDL、Verilog) RTL級(jí)行為仿真：總體功能和時(shí)序是否正確,,,功能塊劃分原則： 既要使功能塊之間的連線盡可能地少，接口清晰，又要求功能塊規(guī)模合理，便于各個(gè)功能塊各自獨(dú)
6、立設(shè)計(jì)。同時(shí)在功能塊最大規(guī)模的選擇時(shí)要考慮設(shè)計(jì)軟件可處理的設(shè)計(jì)級(jí)別,算法級(jí)：包含算法級(jí)綜合：將算法級(jí)描述轉(zhuǎn)換到 RTL級(jí)描述 綜 合： 通過附加一定的約束條件從高一級(jí)設(shè) 計(jì)層次直接轉(zhuǎn)換到低一級(jí)設(shè)計(jì)層次的過程 邏輯級(jí)：較小規(guī)模電路,實(shí)際設(shè)計(jì)流程,系統(tǒng)功能設(shè)計(jì) 輸出：語(yǔ)言或功能圖 軟件支持：多目標(biāo)多約束條件優(yōu)化問題 無自動(dòng)設(shè)計(jì)軟件 仿真軟件：VHDL仿真器、Verilog仿真器,實(shí)際設(shè)計(jì)流程,2、邏輯和電路設(shè)計(jì) 概念：確定滿足一定邏輯或電路功能的由邏輯或電路單元組成的邏輯或電路結(jié)構(gòu) 過程： A.數(shù)字電路：RTL級(jí)描述 邏輯綜合 邏輯網(wǎng)表 邏輯模擬與驗(yàn)證，時(shí)序分析和優(yōu)化
7、 難以綜合的：人工設(shè)計(jì)后進(jìn)行原理圖輸入，再進(jìn)行 邏輯模擬,電路實(shí)現(xiàn)（包括滿足電路性能要求的電路結(jié)構(gòu)和元件參數(shù))：調(diào)用單元庫(kù)完成； 沒有單元庫(kù)支持：對(duì)各單元進(jìn)行電路設(shè)計(jì)，通過電路模擬與分析，預(yù)測(cè)電路的直流、交流、瞬態(tài)等特性，之后再根據(jù)模擬結(jié)果反復(fù)修改器件參數(shù)，直到獲得滿意的結(jié)果。由此可形成用戶自己的單元庫(kù),單元庫(kù)：一組單元電路的集合 經(jīng)過優(yōu)化設(shè)計(jì)、并通過設(shè)計(jì)規(guī)則檢查和反復(fù)工藝驗(yàn)證，能正確反映所需的邏輯和電路功能以及性能，適合于工藝制備，可達(dá)到最大的成品率。 單元庫(kù)可由廠家提供，可由用戶自行建立,B. 模擬電路：尚無良好的綜合軟件 RTL級(jí)仿真通過后，根據(jù)經(jīng)驗(yàn)進(jìn)行電路設(shè)計(jì) 邏輯和電路
8、設(shè)計(jì)的輸出：網(wǎng)表（元件及其連接關(guān)系）或邏輯圖、電路圖 軟件支持：邏輯綜合、邏輯模擬、電路模擬、時(shí)序分析等軟件 (EDA軟件系統(tǒng)中已集成),實(shí)際設(shè)計(jì)流程,3. 版圖設(shè)計(jì) 概念：根據(jù)邏輯與電路功能和性能要求以及工藝水平要求來設(shè)計(jì)光刻用的掩膜版圖， IC設(shè)計(jì)的最終輸出。 什么是版圖？一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來表示。 版圖與所采用的制備工藝緊密相關(guān),版圖設(shè)計(jì)過程：由底向上過程 主要是布局布線過程 布局：將模塊安置在芯片的適當(dāng)位置，是指根據(jù)連接關(guān)系，確定各單元的位置，使芯片面積盡量小。 布線：根據(jù)電路的連接關(guān)系（連接表）在指定區(qū)域（面積、形狀、層次）百分之百完成連線。布線均勻，優(yōu)化連線長(zhǎng)度、保證布通率。,
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